DDS正弦信号发生器设计

《DDS正弦信号发生器设计》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、梧州学院课程论文（2016-2017学年第1学期）课程论文题目：DDS正弦信号发生器设计学生姓名：欧锦生提交日期：年月日学生签名:学号201401910036班级14级组员课程编号专业自动化课程名称EDA技术任课教师黄玉健教师评语：成绩评定：分任课教师签名：年月日【摘要】本文主要讨论了Verilog语言的基于DDS的波形发生器的设计。从设计要求入手，本文给出了DDS的详细设计过程，包括各个模块的设计思想，电路图，Verilog语言程序代码。其大致思想为通过频率控制字去控制正眩函数的ROM存储表的地址并对应着得到其幅度值，最终达到输岀需要波

2、形的目的。本设计除了完成指定的任务。在此基础上，为了验证实验结果我们通过QuartusII的仿真工具对设计的DDS进行了仿真，并且还进行了理论分析，发现理论和实践结合的较好。【关键词】FPGADDSVerilog波形发生器Quartus111•设计目的精确地输出正弦波信号及保证信号的高可靠性。2.设计要求(1)掌握DDS原理。(2)用Verilog语言代码或混合式设计一个8位的DDS正弦信号发生器。(3)下载并应用SinalTabII逻辑分析器显示波形。(4)可产生8个不同频率的正弦波。3.设计原理及分析本波形发生器的设计包含有频率选择。

3、其具体结构见图3-1.Z波形发生器<="频率选择图3-1整体设计方案3.1DDS基本原理DDS的基本原理是利用釆样定量，通过查表法产生波形。DDS的结构有很多其中，相位累加器由N位加法器与N位累加寄存器级联构成如图3-3：图3-3相频累加器每来一个时钟脉冲cf,加法器将控制字k与累加寄存器输岀的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个时钟输入时，把频率控制字累加一次

4、，相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率就是DDS输出的信号频率。接着，把相位累加器输出的数据作为波形存储器(ROM)的相位取样地址。这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出(可以看成是一种映射)，完成相位到相应幅值转换。3.2频率选择基于DDS的波形发生器，其输出波形的频率由两方面决定。一方面是由频率控制字，即波形输出的步长决定；另一方面是由波形点输出的固有频率决定。DDS输出信号的频率与基准时钟频率的关系由下式给定：font=yNk其中，fc为基准吋钟频率，2、为波形存储器的字数，N为相

5、位累加器的位数，k为频率控制字。一般的，k小于N。4.各模块代码及电路原理图4.1.频率控制字modulef_ctr(sei,f_out,en,reset);input[2:0]sel;//3位输入inputen,reset;output[7:0]f_out;reg[7:0]fout;//地址为8位的存储器3'bOOOf._out3'bOOlf__out3,bOlOf_out3,bOllf_out3'bl00f__out3'bl01f__out3'bllOf__out3'blllfoutcase(sei)always@(sei)begin

6、if(!reset)f_out<=bOOOOOOOO;elseif(en)begin<=8^00000001〈二8'bOOOOOOlO〈二8'bOOOOOOll<=8^00000100<=8^00000101<=8，b00000110〈二8'bOOOOOlll〈二8'bOOOOlOOOdefault:f_out<=8"bOOOOOOOO;endcaseendenclendmodulesel[2..O]Cout[7..0]en

7、resetinst4.28位加法器原理图模块・〃////////////////〃■〃//////////////

8、///,夕••••••••••••:adddck>ck纟）^dataa[7..O]纟datab[7.・0]幺instresult[7..O]由宏模块生成纟[add•-•了£-•9密4纟4clockdata[7..O]q[7..O]T9-•■•£99999纟1insty!•••!•••!•••!•••!•••>•••!•••!•••!•••-•了£-•9-^////////////////^/////////////////^•4.38位寄存器原理图模块由宏模块生成4.4正弦波形数据ROM模块^[///////////////////^/

9、//////////////////^romsininstaddress[8..O]q[7..O]clock由宏模块生成4.5顶层电路原理图引脚功能说明：1）输入引脚>elk:时序同步时钟。该