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《VerilogHDL硬件描述语言实验报告》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、VerilogHDL实验报告学院：应用科学学院班级：电科G2班姓名：学号：实验一组合逻辑电路设计(1)实验目的(1)熟悉FPGA设计流程；(2)熟悉DE2开发板的基本元件使用(开关、发光二极管)；(3)学习基本组合逻辑元件的VerilogHDL设计以及实现(数据选择器);(4)掌握连续赋值语句使用；实验内容本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。考虑使用DE2开发板上拨动开关SW/7-o(toggleSwitch)作为电路的输入。使用发光二极管(LightEmitt-ingDiodes,LEDs)和7段显示
2、数码管(7-segmentDisplay)作为电路的输出。第1部分连续赋值语句步骤1、新建QuartusII工程，选择CycloneIIEP2C35F672C6作为目标芯片，该芯片是DE2开发板上的FPGA芯片;2、编写VerilogHDL代码加入到QuarutsII工程；3、引脚分配，并编译工程该工程；4、将编译好的电路下载到FPGA器件。扳动拨动开关观察相应的发光二极管显示，验证电路功能是否正确；代码moduleparti(inputwire[2:C]SWZoutputwireLEDR);wirer_g,s_g,q“qb;andul(r_g,SW[0],SW[]);andu2(s_g
3、rSW[1]rSW[2]);noru3(qa,r_gfqb);noru4(qb,qa,s_g);assignLEDR=qa;endmodule第2部分简单的数据选择器步骤1•新建QuartusII工程;2.在工程中加入8位宽的2选1数据选择器VerilogHDL代码。使用DE2开发板上的SW17作为输入£,开关SWVo作为输入X,SW15-8作为输入丫。连接拨动开关SW到红色的发光二极管LEDR,同时连接输出M到绿色的发光二极管LEDGj-oo3•引脚分配，确保作为电路的输入端口的CycloneIIFPGA的引脚正确连接到拨动开关SW,作为电路输岀的PPGA引脚正确与厶EDR和厶EDG连
4、接；4.编译；5.将编译好的电路下载到FPGA器件。通过扳动拨动开关SW改变电路输入，同时观察LEDR和LEDG的显示是否与之匹配，测试8位宽的2选1数据选择器的功能是否正确。代码设计文件modulepart2(input[17:0]SWZoutput[17:0]LEDR,output[7:0]LEDG)；assignLEDR=SW;mux_8bit_2tolNQ(SW[17],SW[15：8]zSW[7:0],LEDG);endmodulemodulemux_2tol(inputs,inputx,yzoutputm);assignm=(s&y)
5、(~s&x);endmodulemodu
6、lemux_8bit_2tol(inputS『input[7:0]X,Y,output[7:0]Mmux_2tolm7(S,X[7]rY[7]rM[7]);mux_2tolm6(S,X[6]fY[6]fM[6]);mux_2tolm5(SzX[5],Y[5],M[5]);mux_2tolm4(S,X[4],Y[4]zM[4]);mux_2tolm3(S,X[3],Y[3],M[3]);mux_2tolm2(S,X[2]rY[2]rM[2]);mux_2tolml(SfX[l],Y[l]fM[l]);mux_2tolmO(SzX[0],Y[0]fM[0]);endmodule测试台文件、t
7、imescaleIns/lOOpsmodulemux2tol_test;regx,y;regs;wirem;mux2tolM(sfx,yfm);initialbeginx=l;y=0;s=0;#.0s=0;#10s=l;#一0$stop;endendmodule波形实验二组合逻辑电路设计(2)数码和显示实验目的(1)采用always块设计组合逻辑电路；(1)熟悉二进制■十进制译码器和BCD码加法器等组合逻辑电路。实验内容(1)组合逻辑7段显示译码器⑵二进制-BCD转换电路(2)组合逻辑4位全加器(3)BCD码加法电路第1部分组合逻辑7段显示译码器步骤步骤1、1、新建QuartusII工程
8、，在DE2开发板实现该电路。本试验的目的是用手动方式设计7段显示译码电路。要求只能使用连续赋值语句，将输出定义为关于输入的逻辑表达式。2、编写电路的VerilogHDL源文件，并将其包含到Quartus工程。将FPGA引脚连接到相应的拨动开关和7段显示数码管。(参考UserManualfortheDE2board)0引脚分配过程也可以参考QuartusIIIntroductionusingVerilogDesign,该文件可以在Al
