锁相环原理及使用

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1、锁相环原理及使用锁相环(PhaseLockedLoop，PLL)是一个相位负反馈环路，它利用标准的参考信号，通过改变分频比，从而可以方便地产生一系列高质量的频率。使用频率最高的一个词：环路带宽环路带宽是否越小越好为什么步进变了，就锁不定了环路滤波器确定以后，环路带宽就定了吗，环路带宽与环路滤波器的关系容易忽视的一个指标，相位裕量频率锁定的瞬态相应,锁定时间杂散与分数杂散疑问？从原理上来说，PLL主要由以下六个部分组成：参考晶振，R分频器，鉴相器(电荷泵)，环路滤波器，VCO，N分频器。定义：fREF：晶振参考频率fout：输出频率fRES：频率步进那么，鉴相频率fPFD=fREF

2、/R=fout/N(1)----------------------------------------------------------------------------------------------对于整数分频锁相源：fRES=fPFD(2)N=P*B+A(B≥A)(3)其中：P为前置分频器分频比A、B为计数器----------------------------------------------------------------------------------------------对于小数分频锁相源：fRES=fPFD/MOD(4)N=INT+FRAC

3、/MOD(5)其中：MOD为模，即分频比N小数部分的分母FRAC为分频比N小数部分的分子INT为分频比N的整数部分数学模型：典型的锁相频率源的频谱图，从图中可以看到在环路带宽的附近有一个明显的峰起(Peaking)，这是由传递函数的特性决定的。由相位噪声的分析可知，在环内的相位噪声取决于参考晶振和鉴相器，环外的相位噪声主要取决于VCO。相噪的估算：失锁判别1、输出的频点不对，即可判断失锁。2、VCO的调谐电压Vt为0V（几十mV）或者5V（4.9V-5V），可初步判断失锁3、告警电平告警原因1）鉴相器或VCO未加电压。VCO未加电压表现为没有射频信号输出。2）参考信号频率不对，或

4、者参考信号未加入或功率不够。3）单片机送数不对。存在两种可能性：a.软件有问题b.单片机和鉴相器之间的三根数据线（LE、DATA、CLK）有问题。数据线必须加有电阻或磁珠，及对地的小电容。4）VCO耦合到鉴相器的功率不够，至少要保证-15dBm。5）环路滤波器设计极其不合理。可以应用ADI工具进行环路滤波器设计，对整数分频锁相源，其环路带宽应小于或等于1/10的鉴相频率，相位裕量取45º。根据实际应用经验，只要环路滤波器的偏差不太大，是不会影响锁相环锁定的。6）对参考信号和耦合到鉴相器的射频信号的谐波也有一定的要求，一般要求10dBc以上。工程应用1、RRU环路4款（ADF411

5、8）：这几款很特殊，因为是点频输出，设计时采用最大的步进fRES的设计，环路滤波器的设计也是基于采用的步进设计的。由于鉴相器芯片B>A条件的束缚，当N（N＝P*B+A）小于某值时,N便不能连续可调，所以fRES的选取有所限制，下面是所选取的fRES的值：(P=32)2、另外19款PLL步进：25kHz，带宽1.5kHz，相位裕量：45°3、ADF4154小数分频锁相源fREF＝12.8MHz，带宽8kHz，相位裕量：45°4、ADF4001参考时钟源步进：40kHz，VC-TCXO10MHz环路滤波器在选定参考信号、鉴相器以及VCO的前提下，那么环路滤波器的设计对信号的指标就起着

6、关键的作用。本公司通用的环路滤波器为无源三阶环，并在滤波器后加一个1μH的电感以防止其它高频信号的串扰。环路滤波器利用ADIsimPLL软件，采用相位裕量设计法，只要给定环路带宽和相位裕量就能设计环路滤波器。环路带宽一般取1/10-1/20fRES，相位裕量30º-60º,一般取45º。需要说明的是，不应刻意拔高环路滤波器的作用。环路带宽和相位裕量只要在合理的范围之内，它是不会影响锁定的，但是会对锁定时间、相噪和杂散造成一定的影响。谢谢！欢迎提问。