数字钟设计论文

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1、数字钟1设计任务与要求1.1设计任务数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无需机械传动等优点。因而得到了广泛的应用。小到人们日常生活屮的电子手表，大到车站、码头、机场等公共场所的大型数字电子钟。木次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。通过本次课程设计，进一步加强数字电路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计、组装、调试及故障排除的方法。1.2课程设计任务要求1.24小时制数字钟，最大显示23时59分59秒;2.具

2、有校时功能，可以对小时和分单独校时；3.具有整点报吋功能,整点前10秒开始进行蜂鸣报吋；4.为了保证计时准确、稳定，曲晶体振荡器提供标准时间的基准信号。2总体概要设计数字钟的电路组成方框图如图2.1所示。由图可见，数字钟由晶振分频、计时、校时、闹铃设置、比较、闹响延时、显示选择、译码显示九个模块组成，其中计时模块是整个电路的核心，其他模块可看作辅助电路，帮助完成增强功能。晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频

3、器电路将32768Hz的高频方波信号分频后得到1Hz的方波信号，可以供秒计数器进行计数。同吋可得得到2Hz的调节脉冲和512和1024Hz的报吋脉冲。分频器实际上也就是计数器。时间计数电路由秒计数器、分计数器及时计数器电路构成，其中秒计数器、分计数器为60进制计数器，吋计数器设计为12进制计数器或者24进制计数器，我们这里设计闹响计数器为30进制计数器,由秒向的进位信号驱动,即闹铃闹响最长时间为30分钟。译码显示电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。显示采用LEDo

4、比较模块在闹铃时间与时钟计数器时间相等时给出一个信号。闹响延吋在收到比较模块的信号后给出最长一个长达三十分钟的选通信号。整点报时在整点时发出四低一高的报时响声，并且闹铃开启的情况下到设置的闹铃时间时发出铃声。显示选择模块在设置闹铃时选择显示置闹时间，在平时显示时钟时间。闹铃设置比较闹响延时计时显示选择译码显示校时整点报时晶体振荡A分频器1Hz2Hz512IIz1024Hz图2.1总体屯路设计方框图3单元模块电路设计分析与方案论证3.1时钟驱动脉冲产生模块吋钟驱动脉冲产生模块是构成数字式时钟的核心，它产生一个矩形波时间基准源信号，其稳

5、定性和频率精确度决定了计时的准确度，振荡频率愈高，计时精度也就愈高。分频器采用计数器实现，以得到1S（即频率为1Hz）的标准秒脉冲。方案一：该部分电路可以用555定时器构成，如图3.1.1所示，是一个由555定时器构成的lllz脉冲发生电路，脉冲信号从3号引脚输出，通过改变电路中的电阻和电容可以得到不同频率的脉冲。其计算方法是：tPFR2Cln2；如二（R2+lQCln2。coU1R1.15k•DCCVTRTH6R2.68k•01uF・・NE555C2:10uF•・GND・•・图3.1.1秒脉冲发

6、生器方案二：图3.1.2所示电路通过与CD4060的CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门（J】与晶体、电容和电阻构成晶体振荡器电路，匕实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R］为非门提供偏置，使电路工作于放大区域,即非门的功能近似于一个高增益的反和放大器。电容Cl、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳性及准确性，从而保证了输岀频率的稳定

7、和准确C2图3.1.2晶休振荡电路品体XTAL的频率选为32768Hz。该元件专为数字钟电路而设计，其频率较低,有利于减少分频器级数。其中G、C2为22pF,当要求频率准确度和稳定度更高时，还可接入校止电容并米取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻乩可选为20MQo较高的反馈电阻有利于提高振荡频率的稳定性。555定时器和晶体振荡器构成的脉冲发生器相比，由于电阻电容及其自身的精度的影响，其精度相对差一些，稳定度不让晶振且电路要复朵些，所以本次设计采用晶体振荡器。分频器电路通常，数字钟的晶体振荡器输出频率较高，为了

8、得到1H7的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Hz的振荡信号分频为1战的分频倍数为32767(215),即实现该分频功能的计数器相当于15级