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1、实验一简单组合逻辑电路的设计一实验要求1.用verilogHDL语言描写出简单的一位数据比较器及其测试程序；2.用测试程序对比较器进行波形仿真测试；画出仿真波形；3.总结实验步骤和实验结果。二实验原理与内容这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b,如果两个数据相同，则给出结果1,否则给出结果0。在VerilogHDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?l:0,这是一种在组合逻辑实现分支判断时常使用的格式。模块源代码：//compare,vmodulecompare(equal,a
2、,b);inputa,b;outputequal;assignequal=(a==b)?1:0;//a等于b时,equal输出为1;a不等于b时,//equal输出为0。cndmodulc测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。测试模块源代码：'timescalelns/lns//定义时间单位。modu1ecomparetest;rega,b;wireequal;initial//initial常用于仿真时信号的给出。begina=0;b=
3、0;#100a=0;b=l;#100a=l;b=l;#100a=l;b=0;#100Sstop;//系统任务，暂停仿真以便观察仿真波形。endcomparecomparel(.equal(equal)八a(a)八b(b));//调用模块。endmodule实验二简单时序逻辑电路的设计一实验要求1.用verilogHDL语言描写出简单的二分Z—分频器及其测试程序;2.用测试程序对分频器进行波形仿真测试；画出仿真波形；3.总结实验步骤和实验结果。二实验原理与内容在VerilogIIDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可
4、综合的VerilogHDL模型,我们通常使用always块和a)(posedgeelk)或Q)(negedgeelk)的结构来表述在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信号reset,当reset为低电平时，对电路中的寄存器进行复位。牛序逻辑。下面是一个1/2分频器的可综合模型。//half_clk.v:Modulehalf-elk(reset,elk.in,c
5、lk.out);inputclk-in,reset;outputclk.out;regclk.out;alwaysa)(posedgeelk-in)beginif(!reset)clk-out=0;elseclk-out=clk.out;end単试模块的源代码：//clk.Top.v'timescalelns/100ps'defineelk.cycle50moduleclk.Top;regelk,reset;wireclk.out;always#xclk-cycleelk=~elk;initialbegincndmodulcelk=0;re
6、set=1;#100reset=0;#100reset=1;#10000$stop;endhalf-elkhalf-clkl(reset,elk,clk.out);endmodulemodelsim6>0使用教程1.modelsim简介Modelsim仿真工具是Model公司开发的。它支持Verilog、VH1儿以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何吋刻都可以查看任意变暈的当询值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，Ltquart
7、us自带的仿真器功能强人的多，是口前业界最通用的仿真器之一。对丁•初学者，modelsim自帯的教程是一个很好的选择，在Help->SEPDFDocumentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。2.安装3.Modelsim仿真方法Models
8、im的仿真分为前仿真和后仿真，卜而先具体介绍一下两者的区别。3.1前仿真前仿真也称为功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证
