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《vhdl设计中的常见错误》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、.一Vhdl语言中1提示：VHDLsyntaxerror:expectedchoiceincasestatementCase语句中没覆盖到所有的情况，要加whenothers=>null;=============================================================二．在vergehdl语句中在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家
2、群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢1.Foundclock-sensitivechangeduringactiveclockedgeattime
3、能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogHDLassignmentwarningat:truncatedvaluewithsizetomatchsizeoftarget(原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.Allreachableassignm
4、entstodata_out(10)assign'0',registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这
5、样用的，那便可以不理会这些warning5.Foundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clocksetting当中加入；在某些
6、对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timinganalysissettings...>Individualclocks...>...注意在Appliestonode中只用选择时钟引脚一项即可，requiredfmax一般比所要求频率高5%即可，无须太紧或太松。word教育资料.6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因为MAXII是比較新的元件在QuartusII中的時序並不是正式
7、版的,要等ServicePack措施:只影响Quartus的Waveform7.Warning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:将setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFF8.Foundclockhightimevio
8、lationat14.8nsonregister"
9、counter
10、lpm_counter:count1_rtl_0
11、dffs[11]"原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题9.warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44wit
