双口RAM应用实例.doc

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1、双端口RAM在高速数据采集中的应用利用传统方法设计的高速数据采集系统由于集成度低、电路复杂，高速运行电路干扰大，电路可靠性低，难以满足高速数据采集工作的要求。应用FPGA可以把数据采集电路中的数据缓存、控制时序逻辑、地址译码、总线接口等电路全部集成进一片芯片中，高集成性增强了系统的稳定性，为高速数据采集提供了理想的解决方案。下面以一个高速数据采集系统为例介绍双端口RAM的应用。该系统要求实现对频率为5MHz的信号进行采样，系统的计算处理需要对信号进行波形分析，信号采样时间为25μs。根据设计要求，为保证采样波形不失真，A／D采样频率用80MHz，采样精度为8位

2、数据宽度。计算得出存储容量需要2K字节。其系统结构框图如图3所示，图4给出了具体电路连接图。根据设计要求，双端口RAM的LPM_WIDTH参数设置为8，LPM_WIDTHAD参数设置为11(211=2048)，使用读写使能端及读写时钟。ADCLK、WRCLK和地址发生器的计数频率为80MHz。A／D转换值对双端口RAM的写时序为顺序写方式，每完成一次A／D转换，存储一次数据，地址加1指向下一单元，因此写地址发生器(RAM_CONTROL)采用递增计数器实现，计数频率与ADCLK、WRCLK一致以保证数据写入时序的正确性。写操作时序由地址和时钟发生器、A／D转换

3、时钟和双端口RAM的写时钟产生。停止采样时AD_STOP有效，写地址发生器停止计数，同时停止对RAM的写操作。将地址发生器的计数值接至DSP总线可以获取采样的首尾指针。地址发生器单元一般用(VHDL)语言编程实现，然后生成符号文件RAM_CONTROL在上层文件调用。其部分VHDL语言程序如下：对双端口RAM的读操作采用存储器映像方式，其读出端口接DSP的外扩RAM总线，DSP可随机读取双端口RAM的任一单元数据，以方便波形分析。由于LPM_RAM_DP模块的读端数据总线q不具有三态特性，因此调用三态缓冲器74244，通过其将输出数据连接到DSP数据总线上。在

4、高速数据采集电路中，数据缓存也可以用FIFO或单端口RAM实现。用FIFO进行数据缓存，由于其已经把地址发生部分集成在模块单元内，因此省去了一部分程序编写，但是DSP却不能任意地访问FIFO的存储单元，只能是顺序写入／读出数据，这样设计，系统的灵活性就大大降低。如果DSP的分析计算需要特定单元的数据，则系统的效率和速度会因为无效数据的读取而降低。使用单端口RAM进行数据缓存同样存在一些问题。由RAM侧看，DSP和A／D转换器是挂在一条总线上的，当从RAM向DSP传输数据的时候，A／D转换器就不能有数据传到该总线上，否则会产生总线冲突，引起芯片损坏。解决这个问题

5、就需要增加电路。应用双端口RAM就不存在这个问题，而且使系统结构划分更明确，符合模块化设计思想。结语综上所述，利用FPGA芯片的高速工作特性，以及其内部集成嵌入式阵列和大规模逻辑阵列的特点，设计存储器，三态缓存器、地址发生器、以及复杂的时序逻辑电路等，应用于高速数据采集电路中可以使电路大大简化，性能提高。同时由于FPGA可实现在系统编程(ISP)，使系统具有可在线更新、升级容易等特点，是一种较为理想的系统及电路实现方法。在FPGA中构造存储器    许多系列的FPGA芯片内嵌了存储阵列，如ALTERAEPlK50芯片内嵌了5K字节的存储阵列。因此，在FPGA中

6、实现各种存储器，如单／双端口RAM、单／双端口ROM、先进先出存储器FIFO等非常方便，而且具有诸多优点。其硬件可编程的特点允许开发人员灵活设定存储器数据的宽度、存储器的大小、读写控制逻辑等，尤其适用于各种特殊存储要求的场合。FPGA／FPGA器件可工作于百兆频率以上，其构造的存储器存取速度也可达百兆次／秒以上，这样构成的高速存储器能够胜任存储数据量不太大，但速度要求很高的工作场合。FPGA中构造存储器主要有两种方法实现。一是通过硬件描述语言如VHDL、AHDL、VerilogHDL等编程实现。二是调用MAX+PLUSⅡ自带的库函数实现。调用库函数方法构造存储

7、器较硬件描述语言输入方式更为方便、灵活、快捷和可靠，故也更常用之。利用库函数构造双端口RAM    在MAX+PLUSⅡ中有几个功能单元描述库。prim逻辑元库，包括基本逻辑单元电路，如与、或、非门，触发器、输入、输出引脚等；mf宏功能库，包括TTL数字逻辑单元如74系列芯片；而下文将要详细介绍的参数化双端口RAM模块所在的参数化模块库(mega-lpm)中，包括各种参数化运算模块(加、减、乘、除)、参数化存储模块(单、双端口RAM、ROM、FIFO等)以及参数化计数器、比较器模块等等。库中的这些元件功能逻辑描述经过了优化验证，是数字电路设计中的极好选择。  

8、  mega-lpm库中共有五种参数化