总体设计方案模板.doc

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1、XXXXXX总体设计版本1.0学号：姓名：班级：目录1概述32设计目标42.1功能定义42.2引脚描述42.3接口时序42.3.1接收接口时序42.3.2发送接口时序43顶层方案设计54各子模块的设计74.1输入端口模块74.1.1功能74.1.2接口说明74.1.3时序说明74.1.4设计方案74.2VC分配模块74.2.1功能74.2.2接口说明74.2.3时序说明74.2.4设计方案74.3交换分配模块74.3.1功能74.3.2接口说明74.3.3时序说明84.3.4设计方案84.4交叉开

2、关与输出端口模块84.4.1功能84.4.2接口说明84.4.3时序说明84.4.4设计方案85、设计开发环境91概述1设计目标1.1功能定义1.2引脚描述1.3接口时序1.3.1接收接口时序图1接收接口时序图1.3.2发送接口时序图2发送接口时序图1顶层方案设计在顶层设计中，依据功能要求可将路由器划分为以下10个模块（图3）：输入端口（Input_port1-5）：路由器共有5个Input_port，每个输入端口都包括一个虚通道标识器、4个虚通道，每个虚通道又包含了4个数据片深度的缓存，用来接收

3、来自本端口的数据。同时，进行路由算法的计算，路由算法逻辑主要用来确定包交换每一跳的路由，为了简化设计，缺省的采用X-Y确定型路由算法，即为了达到目的地址，先走X方向，再走Y方向。为了避免路由运算带来的额外延迟，采用了提前一跳计算路由的预测路由（look-ahead）策略。输入端口根据缓存的数据发出VC请求和交换请求。虚通道分配器（Vc_allocator）：虚通道分配器负责为新到来的包分配一个未用的目标虚通道，数据包请求哪个虚通道是由输出端口决定的，虚通道分配器要在申请同一个VC的数据包间进行仲裁

4、。交换分配器（Switch_allocator）：交换分配器能够提前一个时钟周期进行交换分配，产生flit通过数据路径时所需的控制信息。该控制信息分为两级：一级用于产生从输入端口中请求输出的四个虚通道之间的仲裁信息，分配采用轮巡方式；另一级用于产生端口与端口之间的对于请求同一个输出端口的仲裁信息，输出端口的分配采用轮巡方式。交叉连接开关与输出端口：它由一个40位宽度的5×5全连接交叉开关和输出端口构成。输出端口部分在输出数据的同时，通过尾片的输出来标记空闲的目标虚通道。图3虚通道路由器顶层功能模块

5、结构1各子模块的设计1.1输入端口模块1.1.1功能1.1.2接口说明4.1.3时序说明4.1.4设计方案1.2VC分配模块4.2.1功能4.2.2接口说明4.2.3时序说明4.2.4设计方案4.3交换分配模块4.3.1功能4.3.2接口说明4.3.3时序说明4.3.4设计方案4.4交叉开关与输出端口模块4.4.1功能4.4.2接口说明4.4.3时序说明4.4.4设计方案5、设计开发环境语言级设计：Verilog综合工具：DCFPGA设计和仿真工具：QuartusII8.0，NCverilog