基于-verilog的数字时钟设计.doc

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1、课程设计基于VerilogHDL的数字秒表设计系别：物理与电气工程学院专业：微电子学班级：<2>班成员：目录一、前言…………………………………………………………………………………………………………………3二、实验目的………………………………………………………………………………………………………….3三、功能设计…………………………………………………………………………………………………………3四、用Verilog描述电路……………………………………………………………………………………….44.1时钟调校及计时模块………………………………………………

2、……………………………………44.2整数分频模块………………………………………………………………………………………………..84.3时钟信号选择模块………………………………………………………………………………………84.4七段显示设置………………………………………………………………………………………………114.4.1BCD码显示模块……………………………………………………………………………………114.4.2二位七段显示模块………………………………………………………………………………124.4.3一位七段显示模块…………………………………………

3、……………………………………124.5顶层模块实现…………………………………………………………………………………………14五、模拟与仿真…………………………………………………………………………………………………..15六、逻辑综合……………………………………………………………………………………………………….16七、下载到硬件电路……………………………………………………………………………………………16八、总结……………………………………………………………………………………………………………….18九、心得体会………………………………………………

4、……………………………………………………….18十、参考文献……………………………………………………………………………………………………….19一、前言随着微电子技术的的飞速发展，大规模可编程器件的密度和性能不断提高，数字系统的设计方法、设计过程也发生了重大改变，传统的设计方法已经逐渐被电子设计自动化EDA（ElectronicDesignAutomation）工具所取代。可编程器件可以通过硬件描述语言（如VerilogHDL）的形式根据实际设计的需要灵活地嵌入规模化的数字单元，大缩短了产品的设计周期。以可编程逻辑器件为核心的设计在数字系统设计领

5、域将占据越来越重要的作用，因此，作为硬件设计者掌握EDA设计方法和工具是必须的。二、实验目的(1)通过本次课程设计加深对Verilog语言课程的全面认识、复习和掌握。(2) 掌握定时器、外部中断的设置和编程原理。 (3) 通过此次课程设计能够将软硬件结合起来，对程序进行编辑、调试。使其能够通过电脑下载到芯片，正常工作。(4)实际操作Quartus II软件，复习巩固以前所学知识。三、功能设计数字钟是一个常用的数字系统，其主要功能是计时和显示时间。这里通过一个数字钟表的模块化设计方法，说明自顶向下的模块化设计方法和实现一个项目的设计步骤。这里实现的

6、电子表具有显示和调时的基本功能，可以显示时、分秒和毫秒，并通过按键进行工作模式选择，工作模式有4种，分别是正常计时模式、调时模式、调分模式、调秒模式。构成电子表的基本基本模块有四个，分别是时钟调校及计时模块myclock、整数分频模块int_div、时钟信号选择模块clkgen和七段显示模块disp_dec。四、用Verilog实现电路4.1时钟调校及计时模块时钟调校及计时模块myclock实现的功能是根据当前的工作状态进行时、分、秒的调整或正常的计时。代码端口说明如下：输入信号：RSTn——复位信号CLK——100Hz时钟信号FLAG[1:0]

7、——工作模式控制信号，模式定义为：00表示正常显示，01表示调时，10表示调分，11表示调秒；UP——调校模式时以加1方式调节信号；DN——调校模式时以减1方式调节信号。输出信号：H[7:0]——“时”数据（十六进制）；M[7:0]——“分”数据（十六进制）；S[7:0]——“秒”数据（十六进制）；MS[7:0]———“百分秒”数据（十六进制）。该模块的设计思路是，当复位信号RSTn有效时，时、分、秒信号清零，否则工作模式控制信号FLAG的值决定当前的工作状态。当FLAG=2’b00时，电子表工作在正常计时状态，对输入的100Hz的时钟信号clk

8、进行计数，修改当前的百分秒（MS）、秒（S）、分（M）和时（H）的计数值；当FLAG信号=2’b01时，电子表工作在“时”校正状态，若此