嵌入式系统开发与应用.ppt

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1、2.6ARM存储器结构ARM架构的处理器的存储器寻址空间有232=4G字节，该存储空间可以分为可快存/可缓冲(Cacheable/Bufferable)区域和不可快存/不可缓冲区域。ARM架构的处理器，有的带有指令快存（I-Cache）和数据快存（D-Cache）；但是，片内都不带有片内RAM和片内ROM。系统所需的RAM和ROM（包括闪存FLASH）都通过总线处接；故有的片内还带有存储器管理单元MMU（MemoryManagementUnit）。ARM架构处理器还允许外接PCMCIA。2.6.1ARMCache结构Cache是一种小容

2、量，高速度的存储器，用于处理器与主存储器之间，存放当前被使用的主存部分内容，以减少访问主存的等待时间。Cache结构性能无Cache1I-Cache(only)1.95D-Cache(only)1.13I-Cache和D-Cache2.5表2-4Cache性能常用的Cache有两类：指令和数据统一的Cache；以及指令和数据分离的I-Cache与D-Cache。新型的ARM架构处理器较多采用了I-Cache与D-Cache的独立块存结构，如Intel公司的SA1110处理器内含16K字节I-Cache和8K字节D-Cache。1.Cac

3、he的分类和结构图2-19统一Cache的结构示意图图2-18分离Cache的结构示意图2.Cache的放置安排快存Cache的放置是主存地址与快存Cache单元之间的映像机制。常用的方法有直接映像（Direct-mapped）、组相联（set-associative）和全相联（Fullyassociative）等。a)直接映射直接映像的方式是给定的内存块仅能放在一个特定的Cache块中。可用若干低位地址直接访问Cache项，其余的高位地址与Cache项中的地址标识（tag）进行比较。若比较相等且有效位为“1”，则为“命中(hit)”,

4、这是最简单的放置算法。未命中则为“失效（miss）”。直接映像图2-21直接映像的Cache机制dataRAMtagRAMcomparemuxdatahitaddressIndexTag491916byte优点：实现简单访问Cache速度快缺点：某些情况下命中率很低b)组相联映像组相联映像也使用低位地址直接访问Cache项，但它选中的是一个组，组内包含有两块或多个块。给定的内存块可以放在选中组中的任意一块内。一组内的块数，一般称为相联度或相连路数（way）。选中一组后，组内所有项的标识同时进行比较，如果有一个匹配，则“命中”。与组相联映

5、像实际上是靠比较器的个数据及增宽Cache位来降低Cache块的冲突。组相联映像图2-22二路组相联的示意图dataRAMtagRAMcomparemuxaddressdataRAMtagRAMcomparemuxdatahitTagIndex820c)全相联全相联映像方式是给定的主存块可以放在Cache的任意一块中，用内容寻址存储器CAM（ContentAddressedMemory,或称为相联存储器）来实现，送来的地址与Cache所有项中的地址标识作比较，以判断是否“命中”。全相联映像图2-23全相联的示意图优点：命中率高缺点：CA

6、M访问速度慢；结构复杂，占用芯片资源多。3.Cache的替换算法当发生Cache不命中时，必须选择被替换的项。常用的算法有随机法、近期最少使用LRU（LeastRecentlyUsed）法、循环（Round-robin）法和锁操作法。a)随机法从Cache中的各行中随机选取一行进行淘汰，可选择一随机事件作为替换的依据，如可用系统实时时钟的低几位。b)近期最少使用LRU法Cache控制器设置访问标识，以记录数据在某一段时间内被访问的次数，当需要淘汰时，则淘汰近期最少使用的那一行。c)循环法此方法类似于先进先出FIFO法，Cache控制器设

7、置特殊的时间标识，以记录数据在Cache中存放时间，当需要淘汰时，则淘汰进入Cache时间最长的那一行。循环法结构简单，速度快，ARM架构的处理器大多采用该淘汰算法。c)锁操作循环法对Cache中代码或数据不分常用还是非常用的，都一样地参与循环淘汰，很明显该淘汰替代算法的效率不及LRU法。为了弥补其不足，ARM架构中许多高性能处理器核采用了锁操作。在一些常用的代码或数据加上锁放入指令Cache或数据Cache中，可免于频繁地淘汰替代，从而可提高系统的效率。但是，锁操作也会给Cache带来了一些缺陷，无形之中缩小了相应Cache的容量；故

8、需及时对已上锁的目前不常用的代码或数据进行解锁。4.存储器写策略产生的结果数据要写到存储器中，有多种方式进行处理。一般分为：写直达（Write-through）、通过缓存写和写回（Write-back）三种