集成移位寄存器的应用课件.ppt

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1、第8章常用集成时序逻辑器件及应用8.1集成计数器8.2集成寄存器和移位寄存器8.3序列信号发生器8.4以MSI为核心的同步时序电路的分析与设计8.1集成计数器集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。目前由TTL和CMOS电路构成的MSI计数器都有许多品种，表8-1列出了几种常用TTL型MSI计数器的型号及工作特点。表8-1常用TTL型MSI计数器1.同步集成计数器74LS16174LS161是模24(四位二进制)同步计数器，具有计数、保持、预置

2、、清0功能，其逻辑电路及传统逻辑符号分别如图8-3(a)、(b)所示。它由四个JK触发器和一些控制门组成，QD、QC、QB、QA是计数输出，QD为最高位。OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数状态为1111时，OC才变高，并产生进位信号。8.1.1常用集成计数器功能分析图8-374LS161计数器(a)逻辑图；(b)传统逻辑符号CP为计数脉冲输入端，上升沿有效。Cr为异步清0端，低电平有效，只要Cr=0，立即有QDQCQBQA=0000，与CP无关。LD为同步预置端，低电

3、平有效，当Cr=1，LD=0，在CP上升沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1，PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低时，各触发器的J、K端均为0，从而使计数器处于保持状态。P、T的区别是T影响进位输出OC，而P则不影响OC。表8-474LS161功能表图8-474LS161时序图2.二进制可逆集成计数器74LS169图8-674LS169传统逻辑符号表8-674LS

4、169功能表74LS169的特点如下：①该器件为加减控制型的可逆计数器，U/D=1时进行加法计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。②LD为同步预置控制端，低电平有效。③没有清0端，因此清0靠预置来实现。④进位和借位输出都从同一输出端OC输出。当加法计数进入1111后，OC端有负脉冲输出，当减法计数进入0000后，OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。⑤P、T为计数允许端，低电平有效。只有当LD=1，P=T=0，在CP作用下计数器才能正常工

5、作，否则保持原状态不变。图8-774LS169时序工作波形图8.1.2集成计数器的级联1.异步级联用前一级计数器的输出作为后一级计数器的时钟信号。这种信号可以取自前一级的进位(或借位)输出，也可直接取自高位触发器的输出。此时若后一级计数器有计数允许控制端，则应使它处于允许计数状态。2.同步级联同步级联时，外加时钟信号同时接到各片的时钟输入端，用前一级的进位(借位)输出信号作为下级的工作状态控制信号(计数允许或使能信号)。只有当进位(借位)信号有效时，时钟输入才能对后级计数器起作用。在同步级联中，计

6、数器的计数允许(使能)端和进位(借位)端的连接有不同的方法，常见的有两种：①利用T端串行级联，各片的T端与相邻低位片的OC相连，级联电路如图8-9(a)所示。从图中看出，因T1=1，所以当片1开始计数，但未计满时，由于T2=0,所以片2、片3均处于保持状态。只有当片1计满需要进位时，即T2=OC1=1时，片2才在下一个时钟作用下加1计数。同理，只有当低位片各位输出全为1，即T3=OC2=1时，片3才可能计数。这种级联方式工作速度较低，因为片间进位信号OC是逐级传递的。例如，当Q7~Q0=11111

7、110时，T3=0，此时若CP有效，使Q0由0→1，则经片1延迟建立OC1，再经T2到OC2的传递延迟，T3才由0→1，待片3内部稳定后，才在下一个CP作用下使片3开始计数。因此，计数的最高频率将受到片数的限制，片数越多，计数频率越低。图8-974LS161的两种同步级联方式②利用P、T双重控制，最低位片的OC1并行接到其它各片的P端，只有T2不与OC1相连，其它高位片的T端均与相邻低位片OC相连。级联电路如图8-9(b)所示。从图中看出：显然，只有P3=1,T3=1，即低片各位输出全为1时,片3

8、才可能计数，但OC传递比第一种方法快多了。例如，Q7~Q0=11111110时T3已经为1，虽然P3=0，但只要有CP作用，Q0由0→1，只需经片1延迟，就可以使P3=OC1=1，片3稳定后，在CP作用下便可开始计数。因此这种接法速度较快，而且级数越多，优越性越明显。但这种接法其最高位片的进位OC3=1时并不表示计数器已计到最大值，只有将最高位片OC3和片1的OC1相与，其输出才能作为整个计数器的进位输出，见图8-9(c)。8.1.3任意模值计数器集成计数器可以加适当