有比组合逻辑课件.ppt

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1、有比组合逻辑有比逻辑电阻负载有源负载如何减少静态CMOS中的晶体管数？准NMOSCMOS实现低功耗和全轨输出的代价是有一半的FET属于冗余管，因此占用芯片面积比nMOS和pMOS电路大，采用有比逻辑是试图找到一种折中方案电阻负载VDDVSSPDNIn1In2In3FRL由N个晶体管和1个负载电阻构成逻辑摆幅为VOH=VDDVOL=RPN/(RPN+RL)直流与瞬态响应不对称存在静态功耗传播延迟为tpL=0.69RLCLVOL要求RL大，而延迟要求RL小电阻占用大量芯片面积=>MOS数字集成电路中几乎不用电阻器作为负载用增强型作负载VOH不能达到VDDV

2、DDMDNMOS负载伪nMOS伪nMOS反相器:输出低电平GSSGDD准nMOS的VOL与何种因素有关？伪nMOS反相器:实例伪nMOS反相器:VTC曲线0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin[V]Vout[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5W/Lp越小（相对于Wn/Ln），则VTC曲线越理想伪nMOS：NAND2/NOR2伪nMOS:逻辑设计优先采用NOR门,以相对减少低电平静态CMOS:逻辑设计优先采用NAND门,以相对提高电路速度伪nMOSNAND4伪nMOS可

3、以显著减少大扇入逻辑门的管子数量WpWnLnLn从版图可见，Wp=Wn，但Lp>>Ln，这是伪nMOS特有的情形伪nMOSAOI比CMOS的AOI电路，FET少了许多。此版图未考虑p管和n管的面积比使能控制改善负载VABCDFCLM1M2M1>>M2EnableDD伪nMOS管的上拉和下拉对PMOS管的面积要求相互冲突，为避免之，可采用这种自适应负载AdaptiveLoad。需要加大上拉强度时，使M1导通伪nMOS特点优点电路简单，需要FET数少，少占用芯片面积CMOS门：N个输入需要2N个FET伪nMOS门：N个输入需要N+1个FET适用于版图面积受

4、限或者扇入很大的特殊场合缺点低电平VOL与pFET和nFET的尺寸比有关（有比逻辑）存在静态功耗（输出低电平时，pFET与PDN形成导电通道）直流与开关特性非对称DCVSL:功能VDDPDN1OutVDDPDN2OutAABBM1M2特点输入与输出信号同为双轨同时实现反相门和同相门优点消除了静态功耗可以实现全逻辑摆幅缺点需要双轨输入信号仍为有比逻辑设计复杂DCVSL：差分串联电压开关逻辑差分串联电压开关逻辑（DifferentialCascodeVoltageSwitchLogic）DCVSL:AND-NANDDCVSL:瞬态响应00.20.40.60

5、.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,B延时321ps延时197ps同样面积的静态与非门的延时约为200psDCVSL:XOR-XNORPDN1和PDN2的某些FET可以共用BAABBBOutOut这种公用有利于减少面积差分逻辑的特点优点对于同时生成正信号和反信号而言,所需门的数量比单端门少避免了单端门实现同相逻辑时因增加反相器引起的时差问题缺点需要布置的导线数量加倍,电路的拓扑结构较复杂动态功耗较高单端门:实现同相输出需增加反相器差分门:同时实现反相输出和同相输出反相器延迟