Verilog程序设计-频率计.doc

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1、EDA课程Verilog程序设计-频率计modulecounter(clk,gate_clk_05hz,,clr_clk_1hz,F_OUT0,F_OUT1,F_OUT2,F_IN,Q0,Q1,Q2);output[3:0]Q0,Q1,Q2;output[3:0]F_OUT0,F_OUT1,F_OUT2;outputgate_clk_05hz,clr_clk_1hz;inputF_IN,clk;reg[3:0]Q2,Q1,Q0;reg[8:0]F_OUT0,F_OUT1,F_OUT2;reggate

2、_clk_05hz,clr_clk_1hz;div_clk(clk,gate_clk_05hz,clr_clk_1hz);always@(posedgeF_IN)beginif(!gate_clk_05hz&&!clr_clk_1hz)beginF_OUT0<=Q0;F_OUT1<=Q1;F_OUT2<=Q2;endelseif(!gate_clk_05hz&&clr_clk_1hz)beginQ0<=0;Q1<=0;Q2<=0;endelseif(gate_clk_05hz)beginif(Q0!

3、=9)beginQ0<=Q0+1;endelsebeginQ0<=0;if(Q1!=9)beginQ1<=Q1+1;endelsebeginQ1<=0;if(Q2!=9)beginQ2<=Q2+1;endelsebeginQ2<=0;endendendendendendmodulemodulediv_clk(clk,gate_clk_05hz,clr_clk_1hz);inputclk;outputreggate_clk_05hz,clr_clk_1hz;reg[7:0]counter1,count

4、er2;//分频计数值reggate_clk_05hz,clr_clk_1hz;always@(posedgeclk)beginif(counter1==25)begincounter1<=1;clr_clk_1hz<=~clr_clk_1hz;endelsebegincounter1<=counter1+1;endif(counter2==50)begincounter2<=1;gate_clk_05hz<=~gate_clk_05hz;endelsebegincounter2<=counter2

5、+1;endendendmodule