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1、.深圳大学考试答题纸(以论文、报告等形式考核专用)二○18～二○19学年度第一学期课程编号1602080001课程名称硬件描述语言与逻辑综合主讲教师刘春平评分学号姓名李思豪专业年级电子科学与技术16级1班教师评语：题目：基于VerilogHDL设计的数字时钟摘要：本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过AlteraQuartusⅡ6.0和cyclnoeIIEP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中关键词：Veri
2、logHDL；硬件描述语言；FPGA..目录一、实验任务3实验目的3实验要求3二、设计思路3三、实验结果10四、总结与收获14..一、实验任务实验目的1.深入了解基于quartusii工具的复杂时序逻辑电路的设计。2.理解并熟练利用EDA工具进行综合设计。3.熟练掌握芯片烧录的流程及步骤。4.掌握VerilogHDL语言的语法规范及时序电路描述方法。实验要求设计一个带秒表功能的24小时数字钟，它包括以下几个组成部分：①显示屏，由6个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间；②复位键复位所有显示和计数③设置键，用于确定新的时间设置，三个消抖按键
3、分别用于时分秒的设置④秒表键，用于切换成秒表功能基本要求(1)计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。(2)秒表功能：设置时间，进行倒计时功能(3)设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。二、设计思路1、总原理框图：..原理如上图所示，时钟由分频器模块，数码管显示模块，计时器模块三个模块构成，每个模块实现如下的不同功能，最后通过在顶层模块的调用，来实现时钟功能。2.顶层模块：顶层模块调用三个字模块，并且定义输入输出口，代码输入所示：modulemyclock2(daojishi,sto
4、p,clk,reset,shi,fen,miao,miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2);inputclk,reset,stop,shi,fen,miao,daojishi;output[6:0]miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2;wire[3:0]miao1,miao2,fen1,fen2,shi1,shi2;wireclk_1hz;divider_1HZdivider1hz(clk_1hz,reset,clk);countcount1(
5、daojishi,shi,fen,miao,stop,miao1,miao2,fen1,fen2,shi1,shi2,reset,clk_1hz);decode4_7d0(miaoout1,miao1);decode4_7d1(miaoout2,miao2);decode4_7d2(fenout1,fen1);decode4_7d3(fenout2,fen2);decode4_7d4(shiout1,shi1);decode4_7d5(shiout2,shi2);endmodule输入输出端口类型功能表：引脚名类型功能daojishiinput秒表倒计时模式sto
6、pinput暂停按键clkinput晶振脉冲resetinput复位按键shiinput小时调节按键feninput分钟调节按键miaoinput秒调节按键miaoout1output秒个位数码管输出miaoout2output秒十位数码管输出fenout1output分个位数码管输出fenout2output分十位数码管输出shiout1output时个位数码管输出shiout2output时十位数码管输出三个子模块的原理和代码：（1）分频模块：..分频模块的作用主要是要获得各种频率的时钟信号。输入信号27MHZ的信号，要想获得1HZ的信号作为秒脉冲计时，则要对
7、27MHZ信号分频。通过计数的方式，当计数从0开始到13999999时，1HZ信号取反一次，计数又从0开始，如此循环，就可以得到1HZ脉冲信号。对于其他信号也是如此，只是计数值不一样，得到的分频信号不同。模块代码如下：moduledivider_1HZ(clk_1hz,reset,clk);outputclk_1hz;inputreset,clk;regclk_1hz;reg[23:0]count;always@(posedgeclk)beginif(reset)begincount<=0;clk_1hz<=0;endelsebeginif(count==1349
8、9999)
