EDA综合课程设计ppt课件.ppt

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1、EDA综合课程设计EDA-V型实验系统EDA-V实验系统是一套功能齐全的EDA实验系统，在整个系统中集成了多个实验模块，比如字符点阵模块、LED数码管显示模块、开关量输入输出模块等。支持多个厂家的EDA芯片，如ALTERA、AMD、LITICE、XILINX等。一、EDA-V型实验系统介绍1、系统整体结构图2、将要用到的主要模块8位七段数码管显示模块；16×16点阵模块；CPLD/FPGA适配器接口；12位按键输入模块；18位拨码开关输入模块；蜂鸣器输出模块；可调数字信号源；8×2LED灯。实验系统布局图返回8位七段数码管显示模块8位七段数码管显示模块：数码管为共

2、阴数码管。本模块的输入口共有11个，其中8个段信号输入口，分别为A、B、C、D、E、F、G、DP；3个位信号输入口，分别为SEL0、SEL1、SEL2。其中SEL0、SEL1、SEL2位于16×16点阵模块区，它们经3-8译码器后送给数码管作位选信号，最右边为第一位，对应关系如下表：接口序号数码管状态SEL2SEL1SEL0111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮000第8位亮返回16×16点阵模块16×16点阵模块；列选信号为SEL0～SEL3经4-16线译码器后给出，最右边为第一列；行选信号为L0～L1

3、5，最上方为第一行。SEL3SEL2SEL1SEL0点亮列号1111第1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列返回CPLD/FPGA适配器接口：下载该芯片时将芯片选择开关拨向CPLD。18位拨码开关输入模块：开关拨向下时为低电平，拨向上时为高电平。输出口最左边对应开关D17，最右边对应开关D0。蜂鸣器输出模块；当输入口BELL_IN输入高电平时，蜂鸣器响。返回12位按键输入模块开

4、关弹起时为高电平，按下时为低电平。输出口最左边对应开关K1。可调数字信号源：时钟信号源可产生从1.2Hz~20MHz之间的任意频率。该电路采用全数字化设计，提供的最高方波频率为20MHz，最低频率为1.2Hz，并且频率可以在这个范围内随意组合变化。整个信号源共有6个输出口（CLK0～CLK5），每个输出口输出的频率各不相同，通过JP1～JP11这11组跳线来完成设置。具体设置方案见实验指导书。返回EDA综合课程设计（一）——计数器及数码显示综合设计一、实验目的1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图1-1；2、设计一个带使能输入及

5、同步清0的增1十二进制计数器，波形图见图1-2；3、设计一个带使能输入及同步清0的六十进制同步加法计数器；4、设计一个四位二进制可逆计数器；5、设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使6位数码管动态刷新显示上述计数器的计数结果。8位LED显示器接口EDA综合课程设计（二）——数字秒表设计一、设计要求：秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。秒表的逻辑结构较简单，它主要由显示译码器、

6、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲。除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。二、模块结构四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。三、实验内容及步骤：1.根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块合起来联试。以培养学生之间的

7、合作精神，同时加深层次化设计概念。2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。5所有模块全用VHDL语言描述。数字秒表内部结构图。分时选择模块四、硬件要求：主芯片EPF10K10LC84-4。6位八段扫描共阴级数码显示管。二个按键开关（归零，启动）。五、实验连线：输入接口：1．代表归零，启动信号RESET、START的管脚分别连接

8、按键开关。