数据通路与控制通路示范.doc

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1、5.2.1混沌序列密码生成器的FPGA实现方案由第三章的叙述知，改进算法需要完成混沌序列的加扰，以增大系统产生的序列的周期；需要构成混合混沌系统和在混合混沌系统基础上构成双混沌系统，以提高抗破译能力和进一步增大生成序列的周期。我们利用双混沌系统来生成加密所需的密钥序列。5.2.1.1基于m序列加扰算法的FPGA实现由于Logistic映射产生的离散序列是实值序列，在有限精度条件下，生成序列会出现短周期行为[54]。为增大系统生成的混沌序列的周期，我们对Logistic映射产生的离散序列是实值序列进行加扰，加扰算法的实现框图如图5-3所示。图5-3基于m序列加扰算法的混沌序列生成的硬件实现框

2、图在图5-3中，其工作流程如下：（1）将初值和迭代值输入到选择器中，当需要重新产生新的混沌序列时，选择初值，而当仅仅只需进行下一次迭代运算时，则选择迭代值；（2）将选择器选择的值加到非门得到的反码，将转入到模二加法器中与（000…01）进行模二相加便得到；（3）将与同时转入到乘法器相乘，得到；（4）并将加入到移位寄存器中，左移两位，即可得到Logistic满映射；（5）取的最后一位与m序列的第次迭代值进行异或，的前几位数值保持不变，从而得到经过m序列异或扰动后的值。（6）将所得到的实值序列一路反馈到选择器的输入端，进行序列的下一次迭代算法；而另一路则将按照式（3-10）进行量化，得到二值混

3、沌序列（在这里就是二进制序列）。以精度为64位为例，m序列加扰算法模块的FPGA实现的数据通路如图5-4所示，各端口信号的具体定义与描述如表5-1所示。图5-4m序列加扰算法实现模块的密钥生成的数据通路表5-1二值序列生成端口信号定义与描述信号名称信号方向(I/O)信号宽度信号描述Sys_ClkIn1bit系统时钟ARst_NIn1bit异步复位IDC_LdIn1bit加载指示信号m_SeqIn1bitm序列输入Init_SelIn1bit迭代初始值选择Iter_NumIn8bit外部输入的迭代(计数)次数Init_ValIn64bit外部输入的初始迭代值Bin_SeqOut1bit二值序

4、列输出在图5-4中，组合逻辑1完成迭代处理；组合逻辑2完成加扰处理；组合逻辑3完成量化处理；其控制逻辑如图5-5所示。表5-1定义和描述了端口信号，另外m序列加扰算法实现时还有一些内部信号定义，我们用表5-2对其进行说明。图5-5m序列加扰算法的控制逻辑表5-2内部信号定义与描述信号名称信号宽度信号描述Iter64bit上一次加扰迭代的迭代值Sa_INum8bit外部输入的迭代次数Sa_Init64bit外部输入的迭代初始值Iter_Ce1bit迭代使能信号在图5-5中，其状态机的具体描述如图5-6所示。其中，S_Init为迭代初始状态，S_Iter为迭代状态，当加载指示为高电平时，迭代处

5、理由初始状态转入迭代状态，直到计数器的计数值为外部输入的迭代次数值时，迭代处理由迭代状态转入初始状态。二值序列生成的Modelsim仿真图（局部）如图5-7所示。图5-6迭代处理状态机图5-7二值序列生成5.2.1.2序列密码生成器的FPGA实现为提高系统的抗破译能力，进一步增大生成序列的周期，将加扰算法生成的二值混沌序列与m序列异或构成混合混沌序列。再将两个生成混合混沌序列的混合混沌系统相异或，就构成了双混沌系统。这里的双混沌系统就是我们需要的序列密码生成器，其实现框图如图5-8所示。图5-8序列密码生成器实现框图密钥序列生成器实现简单，在生成的加扰算法实现模块的基础上，在FPGA中再增

6、加一些简单的逻辑电路即可实现，这里不再赘述。密钥序列生成的Modelsim仿真图（局部）如图5-9所示。图5-9中的各端口信号的具体定义与描述如表5-3所示。图5-9密钥序列生成表5-3密钥序列生成端口信号定义与描述信号名称信号方向(I/O)信号宽度信号描述Sys_clkIn1bit系统时钟ARst_NIn1bit异步复位IDC_LdIn1bit加载指示信号Init_SelIn1bit迭代初始值选择Iter_NumIn8bit外部输入的迭代(计数)次数Init_ValaIn64bit外部输入至加扰模快1的初始迭代值Init_ValbIn64bit外部输入至加扰模快2的初始迭代值m_Seq1

7、In1bitm序列输入（加扰m序列1）m_Seq2In1bitm序列输入（加扰m序列2）m_Seq3In1bitm序列输入（构成混合混沌系统m序列3）m_Seq4In1bitm序列输入（构成混合混沌系统m序列4）Chaos_KeyOut1bit密钥序列输出