数字上变频总结.docx

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1、FPGA数字上变频总结一、上变频要求：模拟器数字中频从20.42MHz提高到70.42MHz。二、两种方案选择：第一种方案：内插+低通滤波器+混频器+带通滤波器为了使得中频输出f0=70.42M，根据奈奎斯特定理，采样频率至少为2f0，因此FPGA内插时工作时钟选择150M可满足要求，同时原来模拟器使用的62M工作时钟更改为75M，即可进行2倍数字内插。整体结构图如下图1所示。图1整体结构图（1）数字内插模块：内插的作用是提升采样率，将75MHz时钟送来的采样信号按照150MHz时钟等间隔地在两个采样点之间插入一

2、个零值，采样率从75MHz变为150MHz。内插前后信号matlab仿真频谱图分别如图2和图3所示。图2内插前图3内插后（2）低通滤波器模块：数字内插后会得到高频的镜像频率（54.58MHz），因此需进行低通滤波滤除高频分量。低通滤波后matlab仿真频谱图如图4所示。图4低通滤波后（3）混频模块：FPGA在150M的工作时钟下，利用NCO生成一个50MHz的载波，然后与内插滤波后的20.42M中频进行相乘混频，混频后得到70.42M和29.58的两个频率的载波。混频输出matlab仿真频谱图如图5所示。图5混频

3、输出（4）带通滤波器模块：通过带通滤波器滤除混频后低频29.58M频率分量，得到70.42M的数字中频。因GPS卫星运动所造成的多普勒频移最大约为±5kHz。假如所要求的载体最大速度指标为12km/s，对应的中频多普勒频移fid=63.02kHz。则总的最大多普勒频移约为68.02kHz。基带信号的频率范围为(f0±fid)MHz。包含多普勒频率的信号带宽范围为2*(1.023+0.068)MHz,因此设计的滤波器通带范围大于2*(1.023+0.068)MHz。信号经过带通滤波后matlab仿真频谱图如图6所示

4、。图6带通输出第二种方案:内插+带通滤波器经过内插后的信号的数字谱不仅包含了原始信号的基带谱,同时还有处于[(m-1)fs/2,mfs/2](m=1,2)频带内的各次“镜频”分量。这些“镜频”分量的频谱与基带信号的谱结构是完全一样的，只是中心频率不同而已。为了得到中心频率为70.42M的中频信号，则内插前的数字中频应该为f0=75M-70.42M=4.58M。本方案设计目的是为了利用内插后镜像频率来实现上变频，但由于模拟器的中频存在多普勒频率，因此在镜像频率中多普勒频率翻转了，即正负多普勒频率取反。整体结构图如图

5、7所示。图7整体结构图三、遇到的问题：（1）由于DA具有零阶保持特性，输出会引起高频分量谐波。例如20.42MHz单正弦波经过DA输出时（62MHz采样率），频谱会出现一个与主频率（20.42MHz）相差10db左右的高频谐波（41MHz）。因此DA输出后最好使用模拟带通滤波器以滤除高频谐波。（2）CYCLONE系列FPGA的PLLIP核不能从10M输入倍频到124M，且Pll核不能级联，因此CYCLONE系列无法实现124M的工作时钟。而STRATIX2系列FPGA支持Pll核级联，可满足要求。另外CYCLON

6、E系列和STRATIX2系列PLL核都可以从10M倍频到75M和150M。（3）FPGA数字滤波器会带来较大的衰减，至少10db以上，原因主要是两个方面，一方面是滤波器输出后进行了截位引起的衰减，另一个方面是滤波器FPGA实现本身带来的衰减。（4）内插后的镜像频率会使得模拟器中多普勒频率翻转，相位是否翻转还不清楚。