资源描述：
《第四讲verilogHDL设计初步.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、VerilogHDL初步设计武斌组合功能描述的基本结构1.assign组合逻辑moduleMUX(a,b,s,y);inputa,b,s;outputy;wirea,b;//可省略wirey;//可省略assigny=s?a:b;endmodule2.always组合逻辑moduleMUX(a,b,s,y);inputa,b,s;outputy;wirea,b;//可省略regy;//不可省always@(aorbors)//电平敏感列表beginif(s)y=a;//用阻塞赋值elsey=b;//y=s?a:b;end
2、endmodule注意：assign语句不能引导begin____end：共有三种方法可以生成组合逻辑电路：用assign语句：如：assigny=(sel)?a:b;用always块：如：always@(aorb)y=(sel)?a:b;用元件的实例调用：如：and2and_inst(q,a,b);组合逻辑设计三种方法库元件名调用名(外接输出端口，外接输入端口1，2，3….);//位置对应两种组合逻辑方法比较always与assign生成组合逻辑无本质区别modulerw1(a,b,s,out1,out2);input
3、a,b;outputout1,out2;wireout1;assignout1=s?a:b;regout2;always@(b)out2=s?b:a;endmoduleaout1MUX2_1bout2逻辑功能描述的方式结构描述方式mux2_1m1(q,a,b,s);数据流描述方式q=a&sel
4、b&(~sel);行为描述方式if(sel)q=a;//或：assignq=(sel)?a:b;elseq=b;1位全加器案例说明三种表示方法……（教材P78）always生成组合逻辑要点用always块设计组合逻辑时注意：1、电
5、平敏感的信号列表是否完全2、加else、default等构成完整条件。否则可能生成锁存器。always@(sloraorb)if(sl==1)q=a;always@(slora)if(sl==1)q=a;//有效elseq=b;//无效，实际q不变aDQslqbaslq可综合组合逻辑设计1—多路器书上P68例子习题3-6assign组合逻辑wirey，temp；assigntemp=s1?a2:a3;assigny=s0?a1:temp;always块regy，temp；alwaystemp=s1?a2:a3;alway
6、sy=s0?a1:temp;门级连接wirey，temp；mux2_1m1(temp,a2,a3);mux2_1m2(y,a1,temp);可综合组合逻辑设计2译码器（2-4）、编码器（4-2）input[1:0]in;output[3:0]y;reg[3:0]y;always@(in)if(in==2’b00)y=4’b0000;elseif(in==2’b01)y=4’b0000;elseif(in==2’b10)y=4’b0000;elseif(in==2’b11)y=4’b0000;elsey=2’b00;inp
7、ut[3:0]in;output[1:0]y;reg[1:0]y;always@(in)case（in）4‘b0001:y=2’b00;4‘b0010:y=2’b01;4‘b0100:y=2’b10;4‘b1000:y=2’b11;default:y=2’b00;endcase注意：条件须完备！！！可综合组合逻辑实例优先编码器案例assign结构，数据流描述if结构casex结构加法器案例一位加法{c,s}=a+b;多位加法超前进位加法器（见附录）(夏书P133-137)附录——4位超前进位加法moduleadd_4(i
8、nput[3:0]a,input[3:0]b,inputcin,output[3:0]s,outputco);wire[3:0]c_tmp,g,p;assignco=c_tmp[3];assigng[0]=a[0]&b[0],g[1]=a[1]&b[1],g[2]=a[2]&b[2],g[3]=a[3]&b[3];assignp[0]=a[0]
9、b[0],p[1]=a[1]
10、b[1],p[2]=a[2]
11、b[2],p[3]=a[3]
12、b[3];assignc_tmp[0]=g[0]
13、(p[0]&cin),c_tmp[1]
14、=g[1]
15、(p[1]&g[0])
16、(p[1]&p[0]&cin),c_tmp[2]=g[2]
17、(p[2]&g[1])
18、(p[2]&p[1]&g[0])
19、(p[2]&p[1]&p[0]&cin),c_tmp[3]=g[3]
20、(p[3]&g[2])
21、(p[3]&p[2]&g[1])
22、(p[3]&p[2]&p[1]&g[
