利用cpld设计可调时数字钟

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1、一总体设计1.1设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分、校秒；3、调节时间时对应显示位以2Hz频率闪烁；4、时与分显示之间的小数点常亮；5、分与秒显示之间的小数点以1Hz频率闪烁；6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。1.2设计原理1.2.1硬件电路原理图13图1-1硬件电路原理图1.2.2电源电路当重新接通电源或计数过程出现误差时都需要对时间进行校正，通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元

2、的输入端，校正完成后,再转入正常计时状态即可。电路图如图1--2所示。图1—2电源电路图1.2.3振荡电路与分频电路晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD:24、QE:25、QF:26、QG:27、QH:28、QI:29、QJ:210、QL:212、QM:213、QN:214。此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。电路原理图如图

3、1--3（a）、（b）所示。13（a）（b）图1－3振荡电路与分频电路图1.2.4显示电路计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流。13数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。电路如图1--4所示：图1—4显示电路原理图1.2.5CPLD电路原理图此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和

4、正常计数。电路如图2--5所示：图2－5CPLD电路原理图13二详细设计2.1课程设计思路及其步骤1、按原理图和元件插件图完成电路的焊接；2、拟定数字钟的组成框图，划分模块。主要的模块有：计数器电路，多路数据选择器，三、六、七、十译码器的设计，电源电路，振荡电路与分频电路等。3、对各个单元模块电路进行逐一设计与波形仿真；4、总体电路设计与仿真；5、程序下载与调试。2.2模块设计2.2.1设计框图六进制计数三进制计数十进制计数数字时钟总图闪烁控制计数器数据选择器译码器512显示位控制信号时间调节小数点控制按键消抖清零图2—1设计

5、框图132.2.2时间计数器电路利用7493连成一个六进制计数器，仿真正确后命名为cnt6。图2－2六进制计数器电路原理图图2—3六进制计数器仿真图利用7493连成一个十进制计数器，仿真正确后命名为cnt10。图2-4十进制计数器原理图13图2-5十进制计数器仿真图利用7493连成一个三进制计数器，仿真正确后命名为cnt3。图2－6　三进制计数器原理图图2-7三进制计数器仿真图将三进制、六进制、十进制计数器连接成计数器电路。13图2-8计数器电路原理图图2-9计数器仿真图132.2.3数据选择器电路参照数字电路设计讲义，连接数

6、据选择器电路。图2-10数据选择器电路图图2-11数据选择器仿真图132.2.4译码器电路参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电路，以控制显示块显示0～9十个数字。图2-12译码器电路原理图2.2.5比较器电路图2-13比较器电路原理图13图2-14比较器电路仿真图2.2.6按键消抖电路64Hz消抖动模块时钟利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。功能如下表所示：表2-1第一D触发器第二D触

7、发器结果0000/11/0保持111图2-15按键消抖电路原理图图2-16按键消抖电路仿真图2.3数字钟电路总图512Hz显示位控制信号及小数点控制信号数码管显示控制电路工作原理：以512Hz的频率作为时钟脉冲，用六进制计数器13为三八译码器提供六个不同状态，每个数码管的显示频率约为85Hz,观测到的结果为：数码管常亮。此电路的巧妙之处在于小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。第五个数码管的小数点在整个脉冲阶段显示，而第三个数码管的小数点只有在低

8、电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。时间调节时间调节电路分别对应清零、调节小时、调节分钟。数字钟电路全图图2-17数字钟电路全图13三总结在本次课程设计过程中，面对了很多棘手的问题，首先是焊接时的集成块底座的焊接方向焊反，而后