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时间:2019-06-28
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1、实验二含异步清0和同步使能的4位加法计数器实验内容设计一个含异步清0和同步使能的4位加法计数器;实现对输入时钟(clk)的计数。使用SIGNALTAPII对设计模块的内部信号和输出信号进行实时测试。建立一个名为CNT4B的工程1由File->NewProjectWizard,弹出对话框,设置文件夹目录,Project名称。注意,1)不能将文件夹放置与软件安装目录下,应放在DATA盘上2)要求以自己的学号作为文件夹名3)项目名称为CNT4B,与后续的顶层实体名相对应。暂无文件添加,按next,继续根据DE2实验平台,选择FPGA目标器件为:CycloneII系列:EP2C35F672C6仍然
2、使用软件自带的综合仿真工具,所以按NEXT,继续Project建立总结,按Finish完成输入CNT4B的VerilogHDL文本设计任务分析(一)功能:1)异步复位,则输入信号有复位信号RST2)同步使能,则输入信号有使能信号ENA3)要求同步的时序,则输入信号有时钟CLK4)4位加法器:在RST=1,ENA=1时,系统对输入时钟进行计数,所计数值输出至OUTY(3DOWNTO0),当计数满15时,产生一个进位,输出至COUT,同时OUTY溢出归零;如果RST=1,ENA=0时,保持原来的计数值不变。如果RST=0,置输出信号为0;为了下载测试的方便,将三个输入端均连接到DE2的LED端
3、口。设计任务分析(二)由File->New,得如下对话框,选择VerilogHDLFile:将设计的Verilog程序输入,并存盘名为CNT4B.v编辑测试用波形文件由File->new,弹出对话框,选择otherfiles->VectorWaveformFile将波形文件存盘为CNT4B.vwf设定CNT4B.v是目前的顶层文件由Processing->start->startannlysis&elaboration对程序进行初步的分析由view->utilitywindow->nodefinder,得到如下对话框,Filter中选择Pins:all然后按List得到输入输出端口列表,用
4、鼠标将它们拖到波形编辑窗口选中要加入的端口,拖入quartus。注意OUTY端口只选OUTY,OUTY[0]~OUTY[3]不用加入由edit->endtime,设定仿真终止时间为3us,设置时钟CLK周期是20ns,并对ENA,RST作相应设置设置CLK时钟:选中CLK后单击在弹出的窗口中将Period改为20ns,ok。功能仿真由Processing->generatefunctionalsimulationnetlist,提取功能仿真的网表由assigments->settings,对仿真工具设定为功能仿真,并将激励文件调入由processing->startsimulation进行
5、功能仿真,并对结果进行分析。时序仿真由assignments->settings,更改仿真器的设置为时序仿真:timing由processing->startcompile对设计进行全编译再由processing->startsimulation进行时序仿真,分析结果锁引脚由assignments->assignmenteditor,打开引脚锁定对话框,按下表进行锁定pinlocationDE2上的名称ENAPIN_N25SW[0]CLKPIN_G26KEY0RSTPIN_N23KEY1OUTY[0]PIN_AC21LEDR[7]OUTY[1]PIN_AA14LEDR[8]OUTY[2]P
6、IN_Y13LEDR[9]OUTY[3]PIN_AA13LEDR[10]COUTPIN_Y12LEDG[8]CLK_1PIN_AE22LEDG[0]RST_1PIN_AF22LEDG[1]ENA_1PIN_AE23LEDR[0]锁好引脚,进行全编译(compile),重新布局布线,时序仿真引脚锁定,仿真结果核对无误后,准备下载下载由tools->programmer,下载到FPGASIGNALTAPII对模块的实时测试使用SIGNALTAPII对CNT4B模块进行实时测试由File->new,弹出对话框,选择SIGNALTAPLOGICANALYZERFILE将instance框中的名字改
7、为CNT4B(选中右击选择RenameInstance)为看清楚,按,将窗口浮动在CNT4B框双击(Double-clicktoaddnode),弹出节点(noder)对话框,Filter项选择all,然后点击List选中要观察的端口COUT、OUTY然后单击>加入,点OK。在SignalConfiguation设置存盘为CNT4B.STP,加入到CNT4B的工程中为了采样时钟足够大,将CLK由DE2上的27MHZ时钟代
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