数字逻辑实验报告---9进制计数器.doc

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1、《数字逻辑》实验报告第二次实验：同步时序逻辑电路设计实验（计数器）实验报告：同步时序逻辑电路设计实验（计数器）实验目的：掌握一般同步时序逻辑集成电路的使用设计内容：用常用同步时序逻辑集成电路实现以下逻辑功能：九进制计数器设备：EP3c80SOPC实验系统器件：同步四位二进制计数器：74LS161、163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按4位自然二进制码进行同步计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。161的引脚排列和163相同，不

2、同之处是163采用同步清零方式。实验原理：①此器件为4位二进制加法计数器，模为16，时钟上沿触发。②同步清除，清除输入端的低电平将在下一个时钟脉冲之前，把四个触发器的输出置为低电位，而不管使能输入P、T为何电平。③预置受时钟控制，为同步预置。当LD=0，在时钟脉冲作用下计数器可并行预置4位二进制数。④当LD=1，两个计数使能输入P、T同时为高电平，在时钟脉冲作用下，计数器进行正常计数。⑤计数器具有超前进为输出端，无需另加电路，即可级联成n*4位同步计数器。注：（1）由于我们要74LS163来实现的是九进制计数器，所以

3、要取Q3（Q3为计数器的最高位）接在CR，这样的目的在于：当出现1000时让它清0，重新计数，从而实现九进制计数器的目的。（2）在74LS161时，原理类似，区别在于异步清零，所以在用74LS161时要把Q0，Q3与非后接在CR，因为当出现1000时要清零，即要使Q0*Q3=1=CR。实验步骤：5V低位高位11Q0*Q3时钟脉冲1接地实验数据：Q0、Q1、Q2、Q3分别接到LED逻辑电平指示上，1表示亮，0表示不亮。记录的结果得如下表格：电平Q3Q2Q1Q0（1）0000（2）0001（3）0010（4）0011（5

4、）0100（6）0101（7）0110（8）0111（9）1000（10）0000实验总结：通过同步时序逻辑电路设计实验，我学会了同步时序逻辑集成电路的使用。通过此实验，我不仅学会了九进制计数器，当CR接到不同位置上时如74LS163时将Q1,Q2与非后接到CR上时，我们得到的是7进制计数器…...