7-时序逻辑电路设计

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1、超大规模集成电路基础2011第7章时序逻辑电路设计许晓琳(xu.xiaolin@163.com)合肥工业大学电子科学与应用物理学院本章重点寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的实现技术静态与动态实现的比较时钟策略的选择时序逻辑电路设计.时序逻辑电路输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有记忆功能7.1引言COMBINATIONALLOGICRegistersOutputsNextstateCLKQDCurrentStateInputs图7.1利用正沿触发寄存器的有效状态机的方框图时序逻辑电

2、路设计.7.1.1时序电路的时间参数tCLKtDtsutholdtQDATASTABLEDATASTABLERegisterCLKDQtc-q时序电路的时钟参数建立时间：在时钟翻转之前数据输入必须有效的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间时序逻辑电路设计.推导系统级的时序约束条件：最小时钟周期TTtc-q+tplogic+tsu时序电路工作的时钟周期T必须能容纳电路中任何一级的最长延时对寄存器维持时间的要求tcdregister+tcdlogic

3、thold这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变COMBINATIONALLOGICRegistersOutputsNextstateCLKQDCurrentStateInputs时序逻辑电路设计.7.1.2存储单元的分类前台存储器和后台存储器嵌入在逻辑中的存储器/大量的集中存储内核静态存储器和动态存储器正反馈或再生原理/在与MOS器件相关的寄生电容上暂时存储电荷用于寄存器在较长时间内不被更新时/用于要求较高性能水平和采用周期时钟控制的数据通路电路中锁存器和寄存器

4、电平敏感/边沿触发CLKCLKDDQQ时序逻辑电路设计.不同类型存储元件的定义一个边沿触发的存储元件称为寄存器锁存器是一个电平敏感的器件由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)存储单元的分类时序逻辑电路设计.7.2静态锁存器和寄存器双稳态原理多路开关型锁存器主从边沿触发寄存器低电压静态锁存器静态SR触发器－－用强信号直接写数据时序逻辑电路设计.7.2.1双稳态原理Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定状态，每一个对应一个逻

5、辑状态)。当翻转区中反相器的增益大于1时，只有A和B是稳定的工作点，而C是一个亚稳态工作点。A.两个串联的反相器B.反相器的VTC时序逻辑电路设计.亚稳态的概念改变电路状态的方法：切断反馈环路(见7.2.2多路开关型锁存器)触发强度超过反馈环(实现静态后台存储器的主要方法)双稳态原理Vi1=Vo2δδVi1=Vo2Vi2=Vo1Vi2=Vo1时序逻辑电路设计.7.2.2多路开关型锁存器负锁存器当CLK=0时采样正锁存器当CLK=1时采样CLK10DQ0CLK1DQ时序逻辑电路设计.CLKCLKCLKDQ用传输门构成正锁存器的晶

6、体管级实现(图7.7)效率不高(它对于CLK信号有4个晶体管的负载)多路开关型锁存器时序逻辑电路设计.(a)电路图(b)不重叠时钟CLKCLKCLKCLKQMQM仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8)时钟负载减少；但对噪声容限和开关性能都会有影响多路开关型锁存器时序逻辑电路设计.7.2.3主从边沿触发寄存器思考：负沿触发寄存器的实现图7.9基于主从结构的正沿触发寄存器CLK=0采样保持CLK=01保持采样时序逻辑电路设计.图7.10利用多路开关构成的主从型正沿触发寄存器QDclkQMI1I2I3

7、I4I5I6T2T1T3T4MasterSlaveclkclk主级采样从级保持主级保持从级采样电路中包含反相器I1和I4的好处是什么？主从边沿触发寄存器时序逻辑电路设计.多路开关型主从寄存器的时序特性建立时间：输入数据D在时钟上升沿之前必须有效的时间3tpd_inv+tpd_tx传播延时：QM值传播到输出Q所需要的时间tc-q=tpd_inv+tpd_tx保持时间：在时钟上升沿之后输入必须保持稳定的时间0主从边沿触发寄存器时序逻辑电路设计.例7.1利用SPICE进行时序分析图7.11建立时间模拟时序逻辑电路设计.图7.12传

8、输门寄存器的传播延时模拟主从边沿触发寄存器DQCLK－0.50.51.52.5tc-q(lh)0.511.522.50time,nsecVoltstc-q(hl)时序逻辑电路设计.减少了时钟负载的静态主从寄存器传输门寄存器的缺点是时钟信号的电容负载很大以稳定性为代价降低时钟负