eda课程设计--数字秒表设计

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1、电子线路CAD实验报告—数字秒表设计学院：理学院专业：光信息科学与技术班级：20081461姓名：苏伟学号：2008146136指导教师：吴正平一、设计任务与要求1、数字秒表的计时范围是00：00：00：00~23:59:59:99，显示的最长时间:23小时59分59秒99微秒。2、数字秒表的计时精度是0.01s。3、复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备。4、具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。二、总体框图频率信号输入微妙模块秒模块分模块置数/位选显示模块进位进位由频率信号输

2、出端输出频率为100HZ的时钟信号，输入到微妙模块的时钟端clk，微妙模块为100进制的计数器，产生的进位信号输入到下一级秒模块的时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将微妙、秒、分产生的计数通过置数/位选再通过显示模块实时显示。设计方案：利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点，本设计采用自顶向下，混合输入方式（原理图输入——顶层文件链接和VHDL语言输入——各模块程序设计）实现数字秒表的设计，下载和调

3、试。三、功能模块1：分频器设计程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnteisport(clk0:instd_logic;clk1:bufferstd_logic);endcnte;architectureoneofCnteissignalcout:integerrange0to14999;beginprocess(clk0,clk1)beginifclk0'eventandclk0='1'thenif(cout=14999)thencout<=0;clk1<='1';e

4、lsecout<=cout+1;clk1<='0';endif;endif;endprocess;endone;分频器波形图2：秒模块设计程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt100isport(clk1,stop,ret:instd_logic;clk2:bufferstd_logic;dl,dh:bufferstd_logic_vector(3downto0));endcnt100;architecturesecondofcnt100isbeginprocess(

5、clk1,stop,ret)beginif(ret='1')thendl<="0000";dh<="0000";elsif(stop='0')thenifclk1'eventandclk1='1'thenifdl=9thendl<="0000";ifdh=9thendh<="0000";clk2<='1';elsedh<=dh+1;clk2<='0';endif;elsedl<=dl+1;endif;endif;endif;endprocess;endsecond;秒模块波形图3：分模块设计程序libraryieee;useieee.std_logic_1164.all;useieee.s

6、td_logic_unsigned.all;entitycnt60isport(clk2,stop,ret:instd_logic;clk3:bufferstd_logic;dl,dh:bufferstd_logic_vector(3downto0));endcnt60;architectureminuteofcnt60isbeginprocess(clk2,stop,ret)beginif(ret='1')thendl<="0000";dh<="0000";elsif(stop='0')thenifclk2'eventandclk2='1'thenifdl=9thendl<="0000"

7、;ifdh=5thendh<="0000";clk3<='1';elsedh<=dh+1;clk3<='0';endif;elsedl<=dl+1;endif;endif;endif;endprocess;endminute;分模块波形图4：时钟模块设计程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt24is