数字系统设计基础实验报告

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1、数字系统设计实验报告计算机学院031014班姓名：王德雄学号：03101364完成日期：2011-12-08实验一基本逻辑门电路实验一.基本逻辑门电路性能（参数）测试（一）实验目的151.掌握TTL与非门，与或非门和异或门输入与输出之间的逻辑关系。2.熟悉TTL中，小规模集成电路的外形，管脚和使用方法。（二）实验所用器件1.二输入四与非门74LS001片2.二输入四或非门74LS021片（三）实验内容1.测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。2.测试二输入四异或门74LS86一个异或门的输入和输出之

2、间的逻辑关系。（四）实验接线图及实验测试1.测试74LS00逻辑关系输入输出引脚1引脚2引脚3LLHLHHHLHHHL结论：一个与非门当两个输入为高电平时输出为低电平，其它输入时输出为高电平。2.测试74LS86逻辑关系输入输出引脚1引脚2引脚3LLLLHHHLHHHL结论：一个异或门当有两输入不同时，输出为高电平，当两输入相同时，输出为低电平。15（三）逻辑门控制电路有实验得：当S=0时，Y=0输出为低电平当S=1时B=0，Y=X0，即输出信号为X0当S=1时B=0，Y=X1,即输出信号为X1X0:X1：实验二组合逻辑电路部件

3、试验一、实验目的：1、掌握逻辑电路设计的基本方法；2、掌握EDA软件工具MAX+PlusII的原理图输入方法；3、掌握MAX+PlusII的逻辑电路编译、波形仿真的方法二．实验内容：1、内容：3-8译码器（74LS138）的波形仿真器件：3-8译码器3-8译码器原理图153-8译码器波形图2、4位二进制加法器（74LS83）的波形仿真器件：4位二进制加法器（74LS83）原理154位二进制加法器（74LS83）波形图3、设计并实现一个4位二进制全加器（1）二进制全加器原理：两个n位二进制数相加的加法运算电路是由一个半加器和（n-

4、1）个全加器组成。它把两个n位二进制数（A,B）分别作为输入信号。产生一个(n+1)位二进制数作它的和数（Cn-1,S）。一个n位二进制加法器的方框图如下图所示。图中A和B是用来相加的两个n位输入信号，Cn-1,Sn-1,Sn-2,……S2,S1,S0是它们的和数。在该电路中对A0和B0相加用一个半加器，对其它位都用全加器。如果需要，串接这些电路以扩充相加的为数，那么它的第一级也必须是全加器。下图表示用全加器实现的加法器电路。Cn-1Sn-1Sn-2S2S1S0加法器……二进制加法器原理图……AnAn-1A1A0BnBn-1B1

5、B0A输入信号B输入信号下面是全加器的n位二进制加法原理图：Cn-1Sn-1Cn-2Sn-2C1S1C0S0C-115Bn-1Bn-2B1A1B0A0（2）实验步骤：①设计1位二进制全加器，其逻辑表达式如下：Sn=AnBnCn-1Cn=AnB0+Cn-1(AnBn)An是被加数，Bn是加数，Sn是和数，Cn是向高位的进位，Cn-1是低位的进位。②利用1位二进制全加器构成一个4位二进制全加器，进行仿真。设计的原理图如下：编译，进行波形仿真，得到如下波形:15实验三数据选择器与数据分配器一、实验目的（1）、用与非门等逻辑元件构成四选

6、一选择器和数据分配器（2）、了解选择器和分配器的原理二、实验内容(1)设计一个1：4的数据分配器数据分配器的功能是在选通信号(G)和选择信号（Cn）线的控制下讲一路输入数据（D）线的控制下将一路输入数据（D）分别分配给相应的输出端（Yn）。1：4数据分配器功能表如下：输入端输出端GC1C0DY0Y1Y2Y31∮∮∮1111000DD111001D1D11010D11D1011D111D表中G是选通使能端，C1、C0分别是选择端，D是一路输入数据，Y0、Y1、Y2、Y315分别是选择的输出端。设计原理图如下：编译，进行波形仿真得到

7、如下波形：（2）、数据选择器数据选择器是通过使能端E，控制总的输出信号，当E=0时，输出才有效。A0、A1为地址输入端即选择输入端；D0、D1、D2、D3为信号端，在A0、A1的选择下，选择一路输出。四选一数据选择器功能表如下：15选通选择信号四路数据输出EA1A2DF1ФФФ0000D0-->D3D0001D0-->D3D1010D0-->D3D2011D0-->D3D3数据选择器原理图15数据选择器波形图实验四时序电路设计（一）一．实验目的1．掌握RS触发器、D触发器、JK触发器的工作原理。2．学会正确使用RS触发器、D触发

8、器、JK触发器。一．实验内容自循环寄存器15（1）用D触发器DFF（或74LS74）构成一个四位自循环寄存器。方法是第一级的Q端接第二级的D端，依次类推，最后第四级的Q端接第一级的D端。四个D触发器的CLK端连接在一起，然后接单脉冲时钟。（2）对设计的电路建立相