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《集成电路课程设计报告-基于fpga实现vga彩条信号发生器设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、集成电路课程设计报告——VGA彩条图像发生器设计姓名：XXX专业班级：XXXX学号：XXXXX指导老师：XXXXXX一、课程设计要求通过一周的时间，小组成员进行学习和讨论，来设计一个VHDL/Verilog程序来实现以下功能：1.利用FPGA实现VGA彩条信号发生器.2.可以产生彩色横条,彩色竖条信号,彩色棋盘格信号.3.由一个按键按照顺序选择不同模式的信号输出.4.选用GW48-PK2系统,编写程序在FPGA上实现并加以验证.二、课程设计目的1、熟悉VGA显示器的实现原理2、加深对VHDL语言的设计编程和设计语言规则的应用3、熟
2、悉集成电路设计的流程，学习使用EDA集成电路设计软件QuartusII进行模拟综合，然后在FPGA上实现。三、实验环境开发过程中采用集成工具QuartuaII实现设计，选用GW48-PK2实验箱，以及一个显示器。四、课程设计原理1、VGA显示原理VGA(VideoGraphicsArray)作为一种标准的显示接口得到了广泛的应用。文中基于标准VGA模式来实现。工业标准的VGA显示模式为:640×480×16×60。常见的彩色显示器一般由阴极射线管(CRT)构成,彩色由GRB(GreenRedBlue)基色组成。显示采用逐行扫描的方
3、式解决,阴极射线枪发出电子束打在涂有荧光粉的荧光屏上,产生GRB基色,合成一个彩色像素。扫描从屏幕的左上方开始,从左到右,从上到下,逐行扫描,每扫完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT对电子束进行消隐,每行结束时,用行同步信号进行行同步;扫描完所有行,用场同步信号进行场同步,并使扫描回到屏幕的左上方,同时进行场消隐,并预备进行下一次的扫描。1、VGA信号时序一帧屏幕的显示是由600行从上至下扫描，800列从左至右填充（这也是为什么每当电脑几乎要当机的时候，视屏显示从上之下的延迟扫描）然而微观上，一行的行扫描
4、是由超过800个列填充完成，一帧图像超过600行扫描。实际上是VGA的时序在作怪。上图是有关HSYNC和VSYCNC的时序图，以800x600x60Hz为例，信息如下：800X600X50HZa段b段c段d段e段总共n个列像素HSYNCSignal列像素12888800401056800X600X50HZo段p段q段r段s段总共n个行像素VSYNCSignal行像素4236001628HSYNCSignal是用来控制“列填充”，而一个HSYNCSignal可以分为4个段，也就是a(同步段)，b（后肩段），c（激活段），d（前肩段）
5、。HSYNCSignal的a是拉低的128个列像素，b是拉高的88个列像素，至于c是拉高的800个列像素，而最后的d是拉高的40个列像素。一列总共有1056个列像素。VSYNCSignal是用来控制“行扫描”。而一个VSYNCSignal同样可以分为4个段，也是o(同步段)，p（后肩段），q（激活段），r（前肩段）。VSYNCSignal的o是拉低的4个行像素，p是拉高的23个行像素，至于q是拉高的600个行像素，而最后的r是拉高的1个行像素。一行总共有628个行像素。“一个行像素”是以“列像素为单位”来定义（以800x600x6
6、0Hz为例）如下所示：1个行像素=1056个列像素。而“一个列像素”是以“时间位单位”来定义（以800x600x60Hz为例），如下所示：1个列像素=25ns。1个行像素=1056个列像素=1056x25ns=2.64us。（以800x600x60Hz为例）上述内容读者可以发现一个事实，要完成一行的扫描，需要1056个列像素，也就是说需要1056x25ns的时间。如果要完成所有行的扫描的话，需要628x1056x25ns的时间。很遗憾的是，不是所有时间都用来显示图片，有一部分的时间是用来同步操作。而HSYNCSignal只有在的C
7、段和VSYNCSignal的q段的激活段，数据的输入才有效。1、VGA彩条信号产生彩条信号产生模块包括了彩条模式控制、竖彩条发生、横彩条发生和棋盘格发生三个模块。彩条模式控制可以用一个控制端口来实现。竖彩条发生模块根据行点数器h_cnt的计数值来产生彩条，横彩条发生模块根据列点数器v_cnt的计数值来产生彩条，棋盘格的彩条就可以用横彩条和竖彩条异或来得到。五、课程设计源代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOLO
8、RISPORT(CLK,MD:INSTD_LOGIC;HS,VS,R,G,B:OUTSTD_LOGIC);ENDCOLOR;ARCHITECTUREbehavOFCOLORISSIGNALHS1,VS1,FCLK,CCLK:STD_LOGIC;SI
