数字ic设计流程与工具

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1、数字IC设计流程与工具电子科技大学通信学院111教研室版权所有Notes本PPT内容是整个DDC项目组的集体学习研究成果感谢已经毕业的曾经参与后端项目的师兄师姐，以及各位老师。闻道有先后，术业有专攻共同学习，共同进步大家有问题请直接请教熟悉相应工具的同学。Tips：可以参考QUATURSII的designflow！！Contents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q&A43教研室ASIC后端文件归档Contents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)

2、3Q&A43教研室ASIC后端文件归档基于standcell的ASIC设计流程数字前端设计。以生成可以布局布线的网表为终点。数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。术语：tape-out—提交最终GDS2文件做加工；Foundry—芯片代工厂，如中芯国际。。。算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibrary综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构LAYOUTgds2基于standcell的ASIC设计流程布局布线工具根据基本单元库的

3、时序-几何模型，将电路单元布局布线成为实际电路版图对功能，时序，制造参数进行检查TAPE-OUTContents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q&A43教研室ASIC后端文件归档数字前端设计流程-1综合RTLfile布局布线前静态时序分析形式验证NETLISTMeetrequirements？YESNO整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。。。数字前端设计流程-2怎样保证网表的正确性？以往的方法是对网表文件做门

4、级仿真。此种方式的仿真时间较长，且覆盖率相对较低。形式验证+静态时序分析。此种方法仿真时间短，覆盖率高，为业界普遍采用的方式。数字前端设计流程-3使用DC综合SYNOPSYS–DesignCompiler数字前端设计流程-4使用DC综合步骤可以归纳为：1.指定综合使用的库2.根据符号库将行为级模型转换为逻辑网表（由逻辑单元GTECH构成）3.指定综合环境以及约束4.进行综合，根据约束将逻辑网标映射为实际网表（由标准单元构成）5.优化网表6.输出综合结果数字前端设计流程-5使用DC综合ASIC的综合与FPGA的综合有什么不同？原理是相同的！关键在于综合目标不同。FPGA综合是将逻辑映

5、射为FPGA器件资源（如LUT,REG,MEM-BLOCK）；ASIC综合是将逻辑映射为标准单元（如门电路，寄存器，RAM,ROM）。标准单元库中对于某一种功能的门电路具有不同版本，分别对应不同驱动能力。数字前端设计流程-6使用DC综合综合不仅仅要求功能，也要求时序！综合具有一定条件，如工作频率、电路面积等。门电路沟道宽度窄，自然面积小，但是驱动能力降低，电路工作速率降低。所以要对综合进行约束！综合器中也有静态时序分析功能，用来计算当前综合结果的工作速率。使用wireloadmodel来估算延时。数字前端设计流程-7使用DC综合关于延时计算将在静态时序分析部分详细介绍。可以参考QU

6、ATURSII软件的ANALYSIS&SYNTHESIS工具学习DC。TIPS:数字前端设计流程-8使用PT进行STASYNOPSYS–PrimeTime只是一个时序分析工具，本身不对电路做任何修改。在ASIC流程中对于电路进行任何修改过后都应该使用STA工具检查其时序，以保证电路时序满足要求。仍然采用wireloadmodel来估算电路时序。可以参考QUATURSII的timequesttiminganalyzer学习。数字前端设计流程-9延时计算采用wireloadmodel可以计算电路端到端路径延时。端到端路径：寄存器输出>>寄存器输入寄存器输出>>输出端口输入端口>>寄存器

7、输出延时采用标准单元库查表进行运算Input：transitiontime,outputnetcapacitanceOutput：inputtooutputdelay，transitiontimeNetcapacitance使用wireloadmodel进行估算数字前端设计流程-10延时计算数字前端设计流程-11延时计算布局布线前，由于无布线信息，所以连线延时只能够通过连接关系（与fanout相关）估计得到。当特征尺寸降低时，此种估计方法越来越不准确，所以可以使用ph