时序约束与分析基础

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1、时序约束与分析基础1常用设计约束种类时序约束：规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化方法等。区域与位置约束：主要指芯片I/O引脚位置，以及指导工具在芯片特定的物理区域进行布局布线。其他约束：目标芯片型号、电气特性等。时序约束的作用：提高设计的工作频率；获得正确的时序报告。2几种常见的时序约束的基本概念1.周期与最高频率：通常指时钟所能达到的最高工作频率。2.时钟建立时间tsu：指时钟到达前，数据和使能信号已经准备好的最小时间间隔。3.时钟保持时间th：指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定

2、时间间隔。4.时钟输出延时tco：指从时钟有效沿到数据有效输出的最大时间间隔。5.引脚到引脚的延时tpd：信号从输入管脚进来到达输出管脚的最大时间间隔。6.Slack：是否满足时序的称谓。正的Slack表示满足时序，负的Slack表示不满足时序。7.时钟偏斜(clockshew)：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。3FPGA设计流程FPGA设计流程对设计者对设计工具4几个时序约束的基本概念1.周期和最高频率：指时钟的周期和最高工作频率。2.时钟建立时间：时钟到达前，数据和使能信号已经准备好的最小时间间隔。3.时钟保持时间：指能保证有效时

3、钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间。4.时钟输出延时：指时钟有效沿到数据有效输出的最大时间间隔。5.引脚到引脚的延时：指信号从输入管脚进来，穿过组合逻辑，到达输出管脚的延时。CPLD这一时间固定。6.时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。7.Slack称谓。正的Slack表示满足时序，负的Slack表示不满足时序。5时序路径6从引脚到引脚输入到输出路径示意图7从输入到寄存器输入到寄存器路径示意图8从寄存器到输出输入到输出路径示意图9从寄存器到寄存器输入到输出路径示意图10时序基础11输入延时约束输入最大延时约束

4、示意图Tsu≤Tclk–最大输入延时12输入延时约束输入最小延时约束示意图Th≤最小输入延时13输出延时约束输出最大延时约束示意图tco≤Tclk-最大输出延时14输出延时约束输出最小延时约束示意图tco≥最小输出延时15寄存器延时约束最大时钟频率计算示意图16寄存器延时约束Launch&LatchEdge示意图17寄存器延时约束Setup&HoldTime示意图18寄存器延时约束DataArrivalTime示意图19寄存器延时约束ClockArrivalTime示意图20寄存器延时约束DataRequiredTimeforSetup示意图21寄存器延

5、时约束DataRequiredTimeforHold示意图22寄存器延时约束SetupSlack示意图23寄存器延时约束HoldSlack示意图24设置时序约束的方法1.通过Assignment/TimingAnalysisSettings菜单命令。2.通过Assignment/Wiards/Tming菜单命令。3.通过Assignment/AssignmentEditor选项在图形界面下完成对设计时序的约束。252627设置时序约束的方法原则：先全局，后个别。1.通过Assignment/TimingAnalysisSettings菜单命令。2.通过A

6、ssignment/ClassicTimingAnalyzerWiards菜单命令。3.通过Assignment/AssignmentEditor选项在图形界面下完成对设计时序的约束。28293031设置时序约束的方法1.通过Assignment/TimingAnalysisSettings菜单命令。2.通过Assignment/ClassicTimingAnalyzerWiards菜单命令。3.通过Assignment/AssignmentEditor选项在图形界面下完成对设计时序的约束。32331.指定全局性时序约束（1）时序驱动的编译（TDC）As

7、signments/setting/FitterSetting优化内容：优化时序：修改节点位置处理关键路径优化保持时间：修改布局布线，满足最小时序和保持时间的要求优化I/O单元寄存器的放置：将寄存器移动到I/O单元中。343536（2）全局时钟设置条件：设计中只有一个全局时钟。执行命令：Assignments/TimingAnalysisSettings/ClassicTimingAnalyyzer/Settings（3）全局的I/O时序设置执行命令：Assignments/TimingAnalysisSettings/ClassicTimingAnal

8、yyzer/Settings3738（3）时序向导执行命令：Assignment