本科毕业设计---基于fpga的采样状态机的设计与仿真.doc

《本科毕业设计---基于fpga的采样状态机的设计与仿真.doc》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、南林大学生宿舍气流组织模拟南京林业大学本科毕业设计（论文）题目：基于FPGA的采样状态机的设计与仿真学院：机械电子工程学院专业：测控技术与仪器学号：070307114学生姓名：万海洋指导教师：黄石红职称：副教授二O一一年5月24日1目录摘要采样是数字系统设计中的重要环节，而传统的A/D器件采样多是用CPU或单片机完成的。这些方法编程简单，但控制周期长，速度慢。而有限状态机(FiniteStateMachine,FSM)在数字系统设计中应用十分广泛，随着电子技术日新月异的发展。大规模系统与电路的出现，传统的手工设计状态机已经不可能，而基于FPGA的VHDL语言描述状态机是大势所趋。

2、基于FPGA语言描述的硬件设计，能够充分利用A/D采样的速度快的高性能，有效提高工作效率与精度。关键词：EDAVHDLFPGA采样状态机数码管显示AbstractDigitalsamplingisanimportantpartofsystemdesign,andtraditionalA/DsamplingdevicewithaCPUormicrocontrollermostlycompleted.Thesemethodsaresimpletoprogram,butthecontrolcycleislongandslow.TheFSM(FiniteStateMachine,FSM)

3、inthedesignofdigitalsystemsiswidelyused,withtherapiddevelopmentofelectronictechnology.Theemergenceoflarge-scalesystemsandcircuits,thetraditionalmanualdesignstatemachineshavebeenimpossible,andFPGA-basedVHDLlanguagetodescribethestatemachineisageneraltrend.FPGA-basedhardwaredescriptionlanguagede

4、signedtotakefulladvantageofA/Dsamplingspeed,high-performance,higherefficiencyandaccuracy.Keywords:EDAVHDLFPGAstatemachinedigitaldisplay目录第一章：绪论11.1研究目的及意义：11.2国内外同类研究概况：11.3研究内容：2第二章：EDA技术及其开发工具简介32.1EDA技术简介32.2Quartus简介32.3设计的基本逻辑门例子42.4本章小结6第三章：VHDL语言基础73.1VHDL语言简介73.2VHDL语言设计例子73.3本章小结8第四章

5、：FPGA基础94.1CPLD分类94.2FPGA简介94.3本章小结11第四章：有限状态机的基本概念125.1有限状态机设计硬件的优势125.2有限状态机的设计的一个代码例子125.3状态机的时序逻辑进程135.4本章小结14第五章：基于FPGA的采样状态机156.1设计总体思路156.2采样模块的设计156.2.1AD0809的整体功能说明156.2.20809的引脚功能说明166.2.3AD0809的VHDL语言说明176.3分频模块196.4显示模块196.5程序及仿真206.5.1程序206.5.2仿真及原理图276.6本章小结28总结29致谢30参考文献31南京林业大

6、学学士学位论文第一章：绪论1.1研究目的及意义：从小型电子系统到大规模电路系统设计中，状态机是最典型、应用最广泛的时序电路模块,如何设计一个稳定可靠的状态机是我们必须面对的问题.传统的状态机设计方法复杂，首先要进行繁琐的状态化简，状态分配，状态编码，然后求输出与激励函数，最后画时序图或波形图。而利用VHDL硬件设计描述语言设计状态机，只需利用状态转移图进行状态机的描述即可。且由于状态机能构成性能良好的同步时序逻辑模块，能够做到结构相对简单，设计方案相对固定。而基于FPGA的FSM设计使用同步时序方式设计,提高设计的稳定性,消除毛刺。通过VHDL语言的描述，不仅仅便于阅读，理解，维

7、护，更重要的是利于综合器优化代码,利于用户添加合适的时序约束条件,利于布局布线器实现设计。1.2国内外同类研究概况：在国外，目前利用EDA技术设计电路已成为主流，其中，Verilog公司开发的VerilogHDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。而最具代表性的是美国国防部开发的VHDL语言。国内外利用VHDL语言设计状态机例子有很多，因为大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元的主体是一个状态机,它接收外部信号以及数据单元产生的状