基于vhdl语言设计的数字时钟

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1、EDA设计智能电子091班第六组基于VHDL语言设计的数字时钟项目组长：邹超项目组员：黄乾林、李元明、刘文超、胡清清、杨欣君、李密、王卿妃指导老师：龚江涛项目制作组：智能电子091班第六组17EDA设计智能电子091班第六组目录引言…………………………………………………………3一、VHDL语言的概述………………………………………3二、总体设计方案与分析……………………………………4模块设计……………………………………………………5一、设计要求……………………………………………5二、程序设计及其模块说明与仿真图……………………6总体设计

2、效果………………………………………………15一、总体电路的仿真…………………………………………16二、硬件调试…………………………………………………16项目总结心得体会………………………………………………1717EDA设计智能电子091班第六组引言一VHDL的概述硬件描述语言（hardwaredescriptionlanguage，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。目前，利用硬件描述语言可以进行数字电子系统的设计。随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。国外硬件描述

3、语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。有些HDL成为IEEE标准，但大部分是企业标准。VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。可谓百家争鸣，百花齐放。这些不同的语言传播到国内，同样也引起了不同的影响。在我国比较有影响的有两种硬件描述语言：VHDL语言和VerilogHDL语言。这两种语言已成为IEEE标准语言。电子设计自动化（electronicdesignautomation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL17EDA设计智能电子

4、091班第六组描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计理论和现代电子设计方法贯穿于其中。二总体设计方案与分析数字时钟是由八个共阴极的数码管组成时、分、秒的显示。时、分、秒的计数分别由24进制的时计数模块和60进制的分计数及秒计数模块完成。同时加入调时、调分模块，一个整点报时模块，进行数字时钟的完善制作。1

5、7EDA设计智能电子091班第六组模块设计一、设计的要求1、数码管显示时、分、秒，以二十四小时循环计时2、八位数码管显示时间，其中第三位跟第六位只显示数码管的“g“段3、具有清零，调时、调分的功能4、当时间为整点时，蜂鸣器发出响声二、程序设计及模块说明与仿真1、秒模块libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityseccountisport(en,clk,rst:instd_logic;co:outstd_logic;a,b:ou

6、tstd_logic_vector(3downto0));endseccount;architecturertlofseccountissignalaout,bout:std_logic_vector(3downto0);signalcout:std_logic;17EDA设计智能电子091班第六组beginprocess(en,clk,rst)beginif(rst='0')thenaout<="0000";bout<="0000";cout<='0';elsif(clk'eventandclk='1')thenif(en='1')

7、thenif(aout=9)thenaout<="0000";if(bout=5)thenbout<="0000";cout<='1';elsebout<=bout+1;endif;elseaout<=aout+1;cout<='0';endif;endif;endif;endprocess;a<=aout;b<=bout;co<=cout;endrtl;17EDA设计智能电子091班第六组秒模块图元秒模块仿真图2、分模块libraryieee;useieee.std_logic_1164.all;useieee.std_logic_

8、unsigned.all;entitymincountisport(en1,en2,clk,rst:instd_logic;co:outstd_logic;a,b,g:outstd_logic_vector(3downt