eda技术实用教程期末考试

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1、一．填空题1.术语CPLD表示什么意思?(a)(a)复杂可编程逻辑器件；(b)组合可编程逻辑器件；(c)组合可编程局部器件。2.术语FPGA表示(b)．(a)正规的可编程门阵列；(b)现场可编程门阵列；(c)有限可编程门阵列。3.术语HDL代表　(a)(a)硬件描述语言；(b)美元崇拜者；(c)硬件开发语言；(d)高级设计语言。4.关于自上而下的EDA设计，选择所有正确的说法。(abcdef)(a)可做到更好的资源分配；(b)使得每一个小的功能模块可以被单独仿真；(c)加速仿真；(d)使器件的行为建模更容易；(e)导致一个低功耗的设计；(f)可在设

2、计组的各成员之间有效地分割一个设计项目5.测试的10／10规则是（C）。(a)应该每10天测试10次。(b)对于设计的每个10％的部分应该进行10次测试。(c)测试电路的规模不应超过整个电路规模的10％，而且设计和调试测试电路所占用的时间不应超过设计和调试原电路所用时间的10％。6.术语“功能仿真”的含义是(a)(a)仿真一个设计的功能如何，而不关心其定时；(b)仿真一个设计的功能等效性；(c)仿真设计所代表的精确功能；(d)仿真一个设计的功能和时间特性。7.VHDL程序输入方法主要有（原理图输入法），（文本输入法）和（参数化宏功能块LPM设计法）

3、8.下列说法正确的是（a，c）(a)进程的启动必须有敏感信号；(b)进程语句process必须有敏感信号列表；(c)进程可以用wait语句启动；(d)进程中的语句顺序颠倒一下不会改变所描述电路的功能．9.VHDL用于综合的数据类型主要有（标量）型、复合型和子类型，其中第一种类型包括所有的简单类型如（整数型）、（实数型）、（枚举型）等．10.VHDL中的数据对象有（信号）、（变量）、（常量）三种，端口属于（信号）。11.下列有关时钟上升沿触发的描述正确的是（a,d,e）。(a)clock’eventandclock=’1’；(b)notclock’s

4、tableandclock=’0’；(c)clock’event；(d)clock’eventand(clock’last_lalue=’0’)；(e)rising_edge(clock)。12.下列有关时钟高电平触发的描述正确的是（a,b）。(a)clock=’1’；(b)clock’eventand(clock=’１’)；(c)rising_edge(clock)。13.有限状态机根据输出方式不同分为（moore）型和（mealy）型，其差别在于（moore型FSM输出只与当前状态有关，而mealy型输出与当前状态和当前输入都有关．）14.常用

5、的设计库有（IEEE）、（STD）、（WORK）。其中（WORK等）是显式的，在编程时无需用(use)语句打开。2315、术语“时序仿真”表示什么意思?（a）(a)一个过程，它着眼于某个同步设计并确定其最高工作频率，该频率不违反任何建立和保持时间；(b)一种包括了定时延时的仿真；(c)一个过程，它着眼于某个异步设计并调整所有处于临界的路径，以使得它们在一定的时间约束范围以内。16、对于下面的说法选择真或假：(a)总线竞争能降低设计在其整个寿命时限范围内的可靠性。(b)如果总线竞争不能全部消除，那也应该把它最小化。17、对于下面的说法选择真或假：(a

6、)悬浮总线能产生信号噪声。(b)悬浮总线能引起额外的功率损耗。(c)应该在设计中避免悬浮总线。18、综合软件的功能：(a)将一个低级别的设计描述转换为一个功能上等效的高级别的设计描述；(b)将一个用某一种HDL语言描述的设计转换为一个等效的用另一种HDL语言描述的设计；(c)从一个设计描述中产生一组测试向量；(d)从一个功能上等效的、高级别的设计描述中产生一个低级别的设计描述。19、EDA设计输入方式主要包括（文本输入）、（图形输入）和（波形输入）三种。20、EDA的设计验证包括（功能仿真）、（时序仿真）、（硬件测试）三个过程。21、当前最流行并已

7、成为IEEE标准的硬件描述语言包括（VHDL）和（VerilogHDL）。22、将硬件描述语言转化为硬件电路的重要EDA软件称为（综合器）。23、VHDL用于综合的数据类型主要有（标量）型、复合型和子类型，其中第一种类型包括所有的简单类型如（整数型）、（实数型）、（枚举型）等。24、VHDL中的数据对象有（信号）、（变量）、（常量）三种，端口属于（信号）。25、QuartusII支持（图形）、（文本）、（波形）等不同源程序输入方式。26、maxplus2max2libprim是QuartusII的（基本）元件库，包括（门电路）、（触发器）、（

8、输入）、（输出）、电源等基本元件。27、maxplus2max2libmf是Max+plusII的（老式宏函数）元件