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1、学士学位论文论文题目:基于FPGA的数字钟的设计院(部)名称:电气信息工程学院学生姓名:专业:测控技术与仪器学号:指导教师姓名:论文提交时间:2012年4月25日论文答辩时间:2010年5月6日学位授予时间:摘要本设计为一个多功能的数字钟，具有时间日期显示功能，以24小时循环计数；具有校时、跑表以及任意时刻闹钟功能。本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在Quartusii工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。系统主要由主分频模块、控制模块、时间及其
2、设置模块、时间显示动态位选模块、显示模块、秒表模块、日期显示与设置模块、闹钟模块等8个模块组成。本系统能够完成日期和时间的分别显示，由按键输入进行数字钟的校时、清零、启停功能。关键词：数字钟，硬件描述语言，VerilogHDL，FPGAABSTRACTThisdesignforamulti-functiondigitalclock,withtimedatetoshowthefunctionto24hourscyclecount;WhenPaoBiaoand,withthealarmclockfunctionatanytime.TheuseofED
3、Adesigntechnology,hardware-descriptionlanguageVerilogHDLdescriptionlogicmeansforthesystemdesigndocuments,inQuartusiitoolsenvironment,atop-downdesign,bythevariousmodulestogetherbuildaFPGA-baseddigitalclock.Systemmainlybythemainpointsfrequencymodule,controlmodule,timeandsetmodu
4、le,timedisplaydynamicachoosemodule,displaymodule,astopwatchmodule,datedisplayandsetmodule,alarmclockmoduleeightmodules.Thissystemcanfinishdateandtimedisplayrespectively,thekeyofinputofthedigitalclock,reset,andwhenthe1stopfunction.Keywords：digitalclock,hardwaredescriptionlangu
5、age,VerilogHDL,FPGA目录第一章前言11.1选题的目的、意义11.2课题研究的内容2第二章系统总体设计方案32.1数字钟的顶层电路32.2数字钟的工作原理4第三章单元电路设计63.1分频模块（fidv）63.2时钟主控制模块（maincontrol）93.3时间及其设置模块（time_auto_and_set）133.3.1时间计数模块（timepiece_main）133.3.2时间设置模块（timeset）153.3.3时间数据多路选择模块（time_mux）173.4时间显示动态位选模块（time_disp_select）1
6、83.5显示模块（disp_data_mux）213.6跑表模块（stopwatch）263.7日期显示与设置模块（date_main）273.7.1日期自动工作模块（autodate）283.7.2日期设置模块（setdate）293.7.3日期控制模块（datecontrol）293.8闹钟模块（alarmclock）29第四章总结与展望364.1总结364.2展望36致谢37参考文献38附录一英文原文39附录二中文翻译49I北方民族大学学士学位论文基于FPGA的电子钟的设计第一章前言1.1选题的目的、意义现代社会的标志之一就是信息产品的广泛
7、使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronicdesignautomatic,EDA）技术。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操
8、作性，减轻了设计者的劳动强度。而可编程逻辑器件（如CPLD、FPGA）的应用普及，为数字系统的设计带来了极大的灵活性。这些器件可以通过软
