《电子信息系统仿真与设计》

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1、宿迁学院2007级《电子信息系统仿真与设计》大作业《电子信息系统仿真与设计》大作业专业班级：07电子信息工程1班完成人：张令070306146黄玉鹏070306108李海飞070306112刘刚070306115刘坦070306117张博文070306145日期：200912048宿迁学院2007级《电子信息系统仿真与设计》大作业8宿迁学院2007级《电子信息系统仿真与设计》大作业1设计要求1.题为：试在Multisim环境中，用数字信号发生器（WordGenerator）、74LS138、门电路实现下列逻辑函数，并用逻辑分析仪（LogicAnalyzer）观测逻辑函数的输入输出波

2、形。Y=B’C’+ABC’2分工情况本组成员：张令、黄玉鹏、李海飞、刘刚、刘坦、张博文。具体分工情况如下，在电路的电路的设计构思是主要是由张令、黄玉鹏等完成。电路连接、调试、运行由张博文、刘坦、李海飞、刘刚完成，在电路设计调试完成后，主要是由张令、黄玉鹏、张博文完成报告的初稿，后经李海飞、刘坦、刘刚进行核查修改，最终6人完成定稿。3设计分析3.1根据数字逻辑分析步骤，有表达式Y=B’C’+ABC'知A,B,C是三个输入变量，Y是输出变量。Y=B'C'+ABC'=(A'+A)B'C'+ABC'=A'B'C'+AB'C'+ABC'=∑m(0,4,6)=Y0'+Y4'+Y6'=(Y0'·

3、Y4'·Y6')'根据表达式可得到数字电路图3.1所示8宿迁学院2007级《电子信息系统仿真与设计》大作业图3.1数字电路图3.2列真值表。将A,B,C的值带入表达式，得真值表。3.3根据表达式可分析出74LS138的输出端口有Y0、Y4、Y6,将Y0′、Y4′、Y6′的输出接到与非门的三输入口中并将与非门的输出接到逻辑分析仪上；74LS138的输入端接数字信号发生器，利用字信号发生器引脚0~2引出A,B,C三个信号输入端，并与74LS138的三个输入端相连作为译码器的输入端，高电平使能端接5V电源VCC，两个低电平使能端接地。根据真值表的输出电平，译码器输出端0，4，6号引脚接三

4、输入与非门输出Y接逻辑分析仪4号引脚，也可将1，2，3，5，7号引脚接五输入与门输出Y再接逻辑分析仪对应引脚，1~3号引脚由输入端A,B,C接入，作为输入波型。3.4设置字信号发生器和逻辑分析仪的相关参数，运行后即可得到输入A，B,C和输出Y的波形。8宿迁学院2007级《电子信息系统仿真与设计》大作业4设计电路4.174LS138译码器（1）引脚介绍：1-3为输入端，4-6为使能端，其中G1为高电平有效，其余为低电平有效，7-15为8个低电平输出端（2）工作原理：当一个使能端（G1）为高电平，另两个使能端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码

5、在一个对应的输出端以低电平译出，并与与非门或与门配合输出。利用G1、/(G2A)和/(G2B)可级联扩展成24线译码器；若外接一个反相器还可级联扩展成32线译码器。若将选通端中的一个作为数据输入端时，138还可作数据分配器。（3）74LS138的作用:利用G1、/(G2A)和/(G2B)可级联扩展成24线译码器；若外接一个反相器还可级联扩展成32线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。引脚图如图4.1所示。图4.1 3-8译码器引脚图用与非门组成的3线-8线译码器74LS138<74ls138译码器内部电路>3线-8线译码器74LS138的功能

6、表8宿迁学院2007级《电子信息系统仿真与设计》大作业<74ls138功能表>无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出<74ls138逻辑图>由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码

7、器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他