数字逻辑实验报告

《数字逻辑实验报告》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、数字电路与逻辑设计实验报告实验三加法器的设计与仿真班级姓名学号指导老师一、实验目的熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VHDL语言设计三态门和一个OC门。二、实验内容1．用逻辑图和VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。三、实验原理PS：逻辑电路的原理、通过实验实现逻辑的原理1．全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT00000001100101001101100101010111001第24页共24页数字电路与逻辑设计实验报告11111由x,y,cin输

2、入信号0、1两种信号，s输出加法结果，若值大于2，进位，cout显示1。若x,y,cin输入的值分别为0、1、1，s输出0，cout输出1，读作10，是2的意思。第24页共24页数字电路与逻辑设计实验报告2．四位串行加法器逻辑图由x0、x1、x2、x3、y0、y1、y2、y3和cin输入信号，s0、s1、s2、s和3cout共同输出其加法值。四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱。实验步骤：1、编

3、写源代码。打开QuartusⅡ软件平台，点击File中得New建立一个文件。行为描述编译成功后，关闭QuartusⅡ软件平台，再重新打开QuartusⅡ软件平台，点击File中得NewProject新建工程，将f_adder.vhd复制到新建工程所在的文件夹中。选择菜单File——>Create/Update——>CreateSymboleFileforCurrentFile,直至创建子模块成功出现下图13.再File中New建立一个VHDL文件。VHDL语言设计如下：useieee.std_logic_1164.all;entityf_adderi

4、sport(x,y,cin:instd_logic;s,cout:outstd_logic);endentityf_adder;architecturebhvoff_adderis第24页共24页数字电路与逻辑设计实验报告begins<=xXORyXORcin;cout<=(xandy)or(xandcin)or(yandcin);endarchitecturebhv;点击File/Saveas以“.vhd”为扩展名存盘文件，命名为“tri_s.vhd”,保存时勾选“Addfiletocurrentfile”选项。点击点击“processing”选择

5、“Analyzecurrentfile”,检查语法错误直至出现图11.点击“processing”中的“start”选择”startanalysis&synthesis’进行分析综合，直至出现图12证明编译成功。2.点击File中得New建立一个波形文件。点击“Edit”中“insert”的“insertnodesandbus_”,进入界面1，单击“NodeFinder”,进入界面12，在“Filter”下拉列表中选择“Pinsall”,点击“list”，“NodesFound”框格中出现节点，双击节点选中节点，使节点名出现在选中的节点框格“Sele

6、ctedNodes”中.点击“OK”返回界面1,再点击“OK”完成节点选择。点击“Edit”中“endtime”,出现界面13，将时间设定为2.0us.点击“Edit”中“gridsize”,出现界面4，将周期设定为100ns.界面1第24页共24页数字电路与逻辑设计实验报告界面2界面13界面4点击，使其节点x成为高亮状态，点击左侧栏中的，进入界面5，将开始值“startvalue”设为0，点击“timing”,将开始时间“starttime”设为0，结束时间“endtime”设为2.0us,每个值的时间长度（半周期）“countevery”设定为6

7、0ns,值“Mulipliedby”为“1”。点击“确定”输入信号激励。界面5同理将节点y输入开始值为1，半周期为80ns，其他为默认值的信号激励。将节点cin设定为0点击”View”中的”Zoomout”命令缩小波形显示。制作波形如下图3所示：第24页共24页数字电路与逻辑设计实验报告点击File/Saveas以“.vwf”为扩展名存盘文件，命名为“f_adder.vwf”,保存时勾选“Addfiletocurrentfile”选项。3.波形仿真及验证。保存波形文件后，点击”processing“中”Generatefunctionalsimula

8、tionnetlist”,命令产生功能仿真网表。出现成功后提示如下图4后，点击”assignments“中”