16进制频率计数器

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1、实验课程名称：EDA技术与应用实验项目名称16进制频率计实验实验成绩实验者专业班级组别同组者实验日期一、实验目的1．掌握计数器的基本原理，进一步加深对频率计数器工作原理及电路组成的理解与掌握。2．熟悉VHDL文本输入法的使用方法，掌握更复杂的EDA设计技术流程和数字系统设计方法，完成8位十六进制频率计的设计。二、实验仪器1.计算器及操作系统2.QuartusII软件三、实验原理1.根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许的信号；一秒结束后，计数器被锁入锁存器，计数器清

2、零，为下一测频计数周期做好准备。测频控制信号可以由一个独立的发生器来产生，即图1中的FTCTRL。2.FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B（图2）的ENABL使能进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由

3、于周期性的清零信号而不断闪烁。锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数操作准备。四、实验内容1.测频控制电路设计频率计的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号clk取为1Hz，2分频后即可产生一个脉宽为1秒的时钟test-en，此作为计数闸门信号。当test-en为高电平时，允许计数；当test-en由高电平变为低电平（下降沿到来）时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test-en上升沿到来之前产生清零信号clear，将计数器

4、清零，为下次计数作准备。2.32位锁存器：设置锁存器的作用是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。3.计数器：-10-计数器以待测信号作为时钟,清零信号clear到来时,异步清零;test-en为高电平时开始计数。三、实验步骤1．建立工作库文件夹和编辑设计文件1）新建一个文件夹。首先利用Windows资源管理器，新建一个文件夹。2）输入源程序。打开QuartusⅡ,选择File→new命令，在New窗口中的DesignFile栏选择编辑文件的语言类型，这里选择VHDLFil

5、e选项。然后在VHDL文本编译窗口中输入以下VHDL程序。3）文件存盘。2.创建工程选择File→newProjectWizard命令建立工程，将设计文件加入工程中。3.编译前设置在对工程进行编译处理前必须给予必要的设置和约束。4.全程编译选择Processing→StartCompilation命令，启动全程编译。5.时序仿真打开波形编辑器，选择File→new命令，在New窗口中选择VectorWaveformFile选项。设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。①测频控制电路程序

6、如下：LIBRARYIEEE;--测控控制电路USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFTCTRLISPORT(CLKK:INSTD_LOGIC;--1HZCNT_EN:OUTSTD_LOGIC;--计数器时钟使能RST_CNT:OUTSTD_LOGIC;--计数器清零Load:OUTSTD_LOGIC);--输出锁存信号ENDFTCTRL;ARCHITECTUREbehaveOFFTCTRLISSIGNALDiv2CLK:STD_

7、LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THEN--1HZ时钟2分频Div2CLK<=NOTDiv2CLK;ENDIF;ENDPROCESS;-10-PROCESS(CLKK,Div2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';--产生计数器清零信号ELSERST_CNT<='0';ENDIF;ENDPROCESS;Load<=NOTDiv2CLK;CNT_EN<=Div2CLK;ENDbehave;

8、图1测控控制电路的RTL图图2测控控制电路时序仿真图图3测控控制器元器件图②32位锁存器程序如下：LIBRARYIEEE;--32位锁存器USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT(LK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DO