使用vhdl进行分频器设计

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1、使用VHDL进行分频器设计作者：ChongyangLee摘要使用VHDL进行分频器设计作者：ChongyangLee本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过SynplifyPro或FPGA生产厂商的综合器进行综合，形成可使用的电路，并在ModelSim上进行验证。目录概述..........................................

2、.............................................................................................1计数器..................................................................................................................................1普通计数器.......................

3、...........................................................................................1约翰逊计数器.............................................................................................................3分频器.............................................

4、.....................................................................................4偶数分频器..................................................................................................................4奇数分频器.............................................

5、.....................................................................6半整数分频器.............................................................................................................9小数分频器.................................................................

6、...............................................11分数分频器................................................................................................................15积分分频器...................................................................................

7、.............................18概述分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。基于FPGA实现的分频电路一般有两种方法：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL（PhaseLockedLoop），Xilinx提供的DLL（DelayLockedLoop）；二是使用硬件描述语言，如VHDL、VerilogHDL等。使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。但FPGA提供的锁相环个数极为有

8、限，不能满足使用要求。因此使用硬件描述语言实现分频电路经常使用在数字电路设计中，消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。计数器计数器是实现分频电路的基础，计数器有普通计数器和约翰逊计数器两种。这两种计数器均可应用在分频电路中。普通计数器最普通的计数器是加法（或减法）计数器。下面是加法计数器的VHDL实现，其SynplifyPro下的RTLView如图1所示。--fileName:rip