eda技术与实验-3new

《eda技术与实验-3new》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、3.3同步练习填空题1．VHDL与1985年正式推出，是目前的硬件描述语言．2．IEEE于1987年将VHDL采纳为标准．3．用VHDL书写的源文件，既是又是，既是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件．4．一般将一个完整VHDL程序称为．5．用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块和．6．VHDL设计实体的基本结构由、、、、、等部分构成．7．和是设计实体的基本组成，它们可以构成最基本的VHDL程序．8．IEEE于1987年公布了VHDL的语法标准．9．IEEE于1993年公布了VHDL的语法标准．10．根据VHDL语法

2、规则，在VHDL程序中使用的文字、数据对象、数据类型都需要．11．在VHDL中最常用的库是标准库，最常用的程序包是程序包．12．VHDL的实体由部分和组成．13．VHDL的实体声明部分指定了设计单元的或，它是设计实体对外的一个通信界面，是外界可以看到的部分．14．VHDL结构体用来描述设计实体的和，它由VHDL语句构成，是外界看不见的部分．15．在VHDL的端口声明语句中，端口方向包括、、和．16．VHDL的数字型文字包括、、、．17．VHDL的字符是以括起来的数字、字母、符号．18．VHDL的标识符名必须以，后跟若干字母、数字或单个下划线构成，但最后不能为．19．VHDL的数据对象包括、、，

3、它们是用来存放各种类型数据的容器．20．VHDL的变量（VARIABLE）是一个，只能在进程、函数和过程中声明和使用．21．VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳，也可以保持．22．常数（CONSTANT）是程序中的一个的值，一般在声明．23．VHDL的数据类型包括、、、．24．VHDL的标量型（ScalarType）是单元素的最基本数据类型，包括、、、．25．在VHDL中，标准逻辑位数据有种逻辑值．26．VHDL的操作符包括、、、四类．27．在VHDL中，预定义的可用于检出时钟边沿、完成定时检查、获得未约束的数据类型范围等．28．VHDL的基本描述语句包括、．29．VHD

4、L的顺序语句只能出现在、、中，是按程序书写的顺序自上而下、一条一条地执行．30．VHDL的并行语句在结构体中的执行是的，其执行方式与语句书写的顺序无关．31．在VHDL的各种并行语句间，可以用来交换信息．32．VHDL的PROCESS（进程）语句是由组成的，但其本身却是．33．VHDL的并行信号赋值语句的赋值目标必须都是．34．VHDL的子程序有、两种类型．35．VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入中．36．VHDL的函数分为、两部分，调用前需要将它们装入程序包（Package）中．37．元件例化是将预先设计好的设计实体作为一个，连接到当前设计实体中一个指定的．38．在

5、PC上或工作站利用VHDL进行项目设计，不允许在下进行，必须在根目录下为设计建立一个工程目录（即文件夹）．39．程序包是用VHDL语言编写的，其源程序也需要以文件类型保存．40．VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为．单项选择题1．IEEE于1987年公布了VHDL的（）语法标准A．IEEESTD1076-1987B．RS232C．IEEE．STD-LOGIC-1164D．IEEESTD1076-19932．IEEE于1993年公布了VHDL的（）语法标准A．IEEESTD1076-1987B．RS232C．IEEE．STD-LOGIC-1164D．IEEESTD1076

6、-19933．一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）A．设计输入B．设计输出C．设计实体D．设计结构4．VHDL的设计实体可以被高层次的系统（），成为系统的一部分A．输入B．输出C．仿真D．调用5．VHDL最常用的库是（）A．IEEEB．STDC．WORKD．PACKAGE6．VHDL的实体声明部分用来指定设计单元的（）A．输入端口B．输出端口C．引脚D．以上均可7．一个实体可以拥有一个或多个（）A．设计实体B．结构体C．输入D．输出8．在VHDL的端口声明语句中，用（）声明端口为输入方向A．INB．OUTC．INOUTD．BUFFER9．在VHDL

7、的端口声明语句中，用（）声明端口为输出方向A．INB．OUTC．INOUTD．BUFFER10．在VHDL的端口声明语句中，用（）声明端口为双向方向A．INB．OUTC．INOUTD．BUFFER11．在VHDL的端口声明语句中，用（）声明端口为具有读功能的输出方向A．INB．OUTC．INOUTD．BUFFER12．在VHDL中用（）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管