verilog硬件描述语言cpu设计实例

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1、简化的简化的RISCCPURISCCPU设计简介设计简介西安邮电学院计算机系西安邮电学院计算机系西安邮电学院计算机系前言这个CPU模型只是一个教学模型,设计也不一定合理,只是从原理上说明了一个简单的RISC_CPU的构成。我们在这里介绍它的目的是想说明：VerilogHDL仿真和综合工具的潜力和本文介绍的设计方法对软硬件联合设计是有重要意义的。我们也希望这一章能引起对CPU原理和复杂数字逻辑系统设计有兴趣的同学的注意,加入我们的设计队伍。由于我们的经验与学识有限，不足之处敬请读者指正。什么是CPU

2、？CPU即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1)将数据和程序（即指令序列）输入到计算机的存储器中。2)从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操

3、作控制命令。c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。将其功能进一步细化，可概括如下：1)能对指令进行译码并执行规定的动作；2)可以进行算术和逻辑运算；3)能与存储器，外设交换数据；4)提供整个系统所需要的控制；尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：1)算术逻辑

4、运算部件（ALU）；2)累加器；3)程序计数器；4)指令寄存器，译码器；5)时序和控制部件。RISC即精简指令集计算机（ReducedInstructionSetComputer）的缩写。它是一种八十年代才出现的CPU，与一般的CPU相比不仅只是简化了指令系统，而且是通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现的途径看，RISC_CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直

5、接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。RISC_CPU也包括上述这些部件，下面就详细介绍一个简化的用于教学目的的RISC_CPU的可综合VerilogHDL模型的设计和仿真过程。RISCCPU结构RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。可把它分成八个基本部件：1)时钟发生器2)指令寄存器3)累加器4)RISCCPU算术逻辑运算单元5)数据控制器6)状态控制器7)程序计数器8)地址多路器DAT

6、A<7..0>IOPCODE<2..>data<7..0>opc_iraddr<15..0>RSTIenaIR_ADDR<12..0>rstregisterclk1fetchclk1CLKIclkalu_clkALU_OUT<7..0>clk_gendata<7..0>accum<7..0>enaaccumrstclk1ACCUM<7..0>DATA<7..0>ALU_OUT<7..0>ACCUM<7..0>zeroOPCODE<2..0>alu_clkaluopcode<2..0>ZERO

7、CLK1INC_PCLOAD_ACCZEROLOAD_ACCFETCHLOAD_PCRDIRSTCONTROLRDWRIWRLOAD_IROPCODE<2..0>HALTILOAD_IRHALTDATA_ENADATACTL_ENADATA<7..0>IIn<7..0>data<7..0>datactldata_enaINC_PCLOAD_PCADDR<12..0>fetchaddr<12..0>IR_ADDR<2..0>ir_addr<12..0>adrpc_addr<12..0>PC_

8、ADDR<12..0>ir_addr<12..0>pc_addr<12..0>loadclockcounterrstRISC——CPU中各部件的相互连接关系1时钟发生器CLK1CLKGENCLK1CLKALU_CLKALU_CLKCLKRESETFETCHRESETFETCH时钟发生器时钟发生器clkgen利用外来时钟信号clk来生成一系列时钟信号clk1、fetch、alu_clk送往CPU的其他部件。其中fetch是外来时钟clk的八分频信号。利用fetch的上升沿来触发CPU