数字电路课程设计：智能竞赛抢答器

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1、电信系数字电路课程设计课题名称：智能竞赛抢答器姓名：学号：专业班级：09电子信息科学与技术指导老师：设计时间：2012学年第2学期14目录1设计任务与要求32预习要求33设计原理与参考电路33.1数字抢答器总体方框图.......................33.2单元电路设计..............................................................................…………………………………34主要元器件功能介绍……....………………64.1锁存器（74LS373）64.2优先编码器（74LS147）64.3显示译码

2、器（74LS48）74.4计数器（74LS192）…………………………85设计步骤及各功能电路调试105.1最终组合电路……..........................………………………………………………………105.2调试锁存器电路…………………………………………………………….115.3调试编码与译码显示电路…………………………………………………….125.4调试控制电路...………………………………………………………135.5秒脉冲……………………………………………………………………………136心得体会1414智力竟赛抢答器1设计任务与要求1.抢答器同时供8名选手或8个代表

3、队比赛，分别用8个按钮S0~S7表示。2.设置一个系统清除和抢答控制开关S，该开关由主持人控制。3.抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。4.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动"开始"键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。5.参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。6.如果定时时间

4、已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。2预习要求1．复习编码器、十进制加/减计数器的工作原理。2．设计可预置时间的定时电路。3．分析与设计时序控制电路。4.画出定时抢答器的整机逻辑电路图3设计原理与参考电路1．数字抢答器总体方框图    如图11、1所示为总体方框图。其工作原理为：接通电源后，主持人将开关拨到"清除"状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置?quot;开始"状态，宣布"开始"抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮

5、抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。图11、1数字抢答器框图2．单元电路设计   (1)抢答器电路141-2-1抢答器实验图 数字竞赛器的电路原理图如图1-2-1，该竞赛器电路由复位电路、抢答触发控制电路、LED数码显示电路、计时电路等组成。复位电路由复位按钮、限流电阻、两输入与非门74LS00、八输入与非门74LS30以及D锁存器74LS373的两个使能控制端锁存允许端LE端（高电平有效）和三态允许控制端OE端（低电平有效）等组成。抢答触发控制电路由抢答按钮-、限流电阻,以及74LS573的八个输入端等组成

6、。LED数码显示电路由10线-4线的编码器74LS147、七段译码器CD4511、七段共阴数码管等组成。(2)可调计时器电路14   图1-2-2可调计时器电路原理图可调计时器的原理图如图1-2-2，该电路主要由555提供计数脉冲，经过74LS192组成的计数电路，由74LS48译码，再由数码管显示所构成。144主要元器件功能介绍：（1）、锁存器74LS373芯片资料：s当三态允许控制端OE为低电平时，Q0～Q7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，Q0～Q7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。当锁存允许端LE为高电平时，Q随数据D

7、而变。当LE为低电平时，D被锁存在已建立的数据电平。当LE端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV。引出端符号：D0～D7数据输入端OE三态允许控制端（低电平有效）LE锁存允许端Q0～Q7输出端(2)优先编码器74LS147资料：1474LS147的引脚图如图所示，其中第9脚NC为空。74LS147优先编码器有9个输入端和4个输出端。某个输入端为0，代表输入某一个十进制数。当9个输入端全为1时，代表输入的