华农珠江学院数字电子技术期末试卷2

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1、1.二进制数(101.01)2对应的十进制数是【A】。　A．(5.25)10　B．(5.1)10　　　C．(71.5)10　　D．(5.2)102.将十六进制数（8FA.C6）16转换为二进制数是【D】。A．(110111.111011001)2B．(01100111.011100110001)2C．(11111.11101101)2D．(100011111010.11000110)23.若输入变量A、B全为0时，输出F=1，则其输入与输出的关系是【A】。A．异或B．同或C．与非D．或非4.一个逻辑函数，如果有3个变量，则有【D】最小项。A．3B．6C．9D．85.的最

2、小项表达式是【A】。A．　B．　　C．D．6.测得某逻辑门输入A、B和输出Y的波形如下图，则Y(A，B)的表达式是【A】。A．　B．　C．　D．7.图示各个CMOS门电路输出端逻辑表达式的是【B】。A．B．C．D．8.下图所示电路实现的逻辑功能表达式是【B】。试卷第6页(共6页)A．B．C．D．1.对于数据分配器而言，若有四个数据输出端，则应有【B】个选择控制端。A．1B．2C．3D．42.下列电路中，【D】不是时序电路。A.计数器B.触发器C.寄存器D.译码器3.下列器件中，属于组合逻辑电路的是【C】。A.计数器和全加器B.寄存器和比较器C.全加器和比较器D.计数器和

3、寄存器4.含有5个触发器的基本寄存器能存储一组【A】位的二进制代码。A．5B．10C．1D．255.用时钟触发器和门电路设计一个33进制计数器，至少需要【C】个触发器。A．4B．5C．6D．76.对于JK触发器，输入J=1，K=1，CP脉冲作用后，触发器的次态应为【C】。A．0B．1C．翻转D．不变7.同步时序电路与异步时序电路比较，其差异在于后者【B】。A．没有触发器B．没有统一的时钟脉冲控制C．没有稳定状态D．输出只于内部状态有关1.数字电路按其功能划分，可分为两大类型：______________、______________。2.所谓组合逻辑电路是指：在任何时刻

4、，逻辑电路的输出状态只取决于该时刻的________各个输入变量取值____，而与电路的_______，原来状态_________无关。3.要将J-K触发器转换成T´触发器，J=__1______，K=____1____。4.八位移位寄存器，串行输入时经____8____试卷第6页(共6页)个CP脉冲后，才能使八位数码全部移入寄存器中。1.用555定时器组成的占空比可调的多谐振荡器电路如下图所示。已知：R1=R2=1kW，Rw=10kW，C=0.1mF，VCC=12V，D1、D2为理想二极管。(1)占空比D的变化范围为________。(2)若想在输出端获得一个方波，电

5、位器Rw应调节在________位置。(3)若调节RW使RA=4K，RB=8K。则uo的频率f。为________Hz。1.A、B、C是逻辑变量，若A+B=C+B，则A=C。【N】2.一个逻辑函数，则。【Y】3.n个变量组成的全部最小项中，任意两个不同的最小项之积，值恒为0。【Y】4.数字信号在大小上不连续，时间上连续，而模拟信号则相反。【N】5.在JK触发器中，若J=K=1，则触发器处于保持状态。【N】6.时序逻辑电路结构上最大特点是一定包含有作为存储单元的触发器。【Y】7.摩尔型时序逻辑电路，其输出仅决定于电路的现态。【Y】8.计数器的模是电路的实际状态数。【Y】9

6、.模12计数器必须有12个触发器。【N】10.555定时电路端不用时，应当置0。【N】1.利用公式法将逻辑函数化简成为最简与或式：===试卷第6页(共6页)1.利用图形法化简下列函数：约束条件1.为提高报警信号的可靠性，在有关部位安置了3个同类型的危险报警器，只有当3个危险报警器中至少有两个指示危险时，才实现关机操作。以变量A、B、C分别表示3个危险报警器状态，且以报警为1，不报警为0，用L表示关机与否，且以关机为1，运行为0。试设计具有该功能的逻辑电路。1.按步骤分析图示电路：写出驱动方程和状态方程，列出状态转换表，画出完全状态转换图和时序波形，说明电路能否自启动。七

7、、设计N进制计数器（本大题共1小题，每小题10分，共10分）1.74LS161逻辑符号及功能表如下，请用清零法设计一个60进制计数器。74LS161功能表试卷第6页(共6页)1.请利用3—8译码器和非门设计一个组合逻辑电路。逻辑函数为3---8译码器74LS138的真值表及逻辑符号如下：序号输入输出ABC000001111111100010111111200111011111300111101111401011110111501011111011601111111101701111111110只有当S1=1，+=0时，译码器才能正常工作。