汽车尾灯设计vhdl语言--eda课程设计

汽车尾灯设计vhdl语言--eda课程设计

ID:19412987

大小:39.50 KB

页数:7页

时间:2018-10-02

汽车尾灯设计vhdl语言--eda课程设计_第1页
汽车尾灯设计vhdl语言--eda课程设计_第2页
汽车尾灯设计vhdl语言--eda课程设计_第3页
汽车尾灯设计vhdl语言--eda课程设计_第4页
汽车尾灯设计vhdl语言--eda课程设计_第5页
资源描述:

《汽车尾灯设计vhdl语言--eda课程设计》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、汽车尾灯设计VHDL语言--EDA课程设计元件列化部分Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entitytpis Port(clk:instd_logic;      Left:instd_logic;      Right:instd_logic;      Brake:instd_logic;      Night:instd_logic;      Ld1,ld2,ld3:outstd_logic;      Rd1,rd2,rd3:outstd_logic);End;Architect

2、urebhoftpisSignaltmp0,tmp1,tmp2,tmp3,tmp4:std_logic;Signalerr0,err1,err2,err3,err4,err5:std_logic;signalbm:std_logic;Begin Componentszis      Port(clk:instd_logic;      Cp:outstd_logic); Endcomponent; Componentctrlis      Port(left,right,brake,night:instd_logic;      Lp,rp,lr,brake_led,night_led:out

3、std_logic); Endcomponent; Componentlcis      Port(clk,lp,lr,brake,night:instd_logic;      Ledl,ledb,ledn:outstd_logic); Endcomponent; Componentrcis      Port(clk,rp,lr,brake,night:instd_logic;      Ledr,ledb,ledn:outstd_logic); Endcomponent;U1:szportmap(clk,bm);U2:ctrlportmap(left,right,brake,night,

4、tmp0,tmp1,tmp2,tmp3,tmp4);U3:lcportmap(clk,tmp0,tmp2,tmp3,tmp4,err0,err1,err2);U4:rcportmap(clk,tmp1,tmp2,tmp3,tmp4,err3,err4,err5);Ld1<=err0andbm;Ld2<=err1;Ld3<=err2;Rd1<=err3andbm;Rd2<=err4;Rd3<=err5;End;汽车尾灯主控制模块CTRL:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCTRLIS  PORT(LEFT,RIGHT,BRAKE,NIGHT

5、:INSTD_LOGIC;       LP,RP,LR,BRAKE_LED,NIGHT_LED:OUTSTD_LOGIC);ENDENTITYCTRL;ARCHITECTUREARTOFCTRLIS  BEGIN  NIGHT_LED<=NIGHT;  BRAKE_LED<=BRAKE;  PROCESS(LEFT,RIGHT)     VARIABLETEMP:STD_LOGIC_VECTOR(1DOWNTO0);     BEGIN        TEMP:=LEFT&RIGHT;        CASETEMPIS           WHEN"00"=>LP<='0';RP<='0'

6、;LR<='0';           WHEN"01"=>LP<='0';RP<='1';LR<='0';           WHEN"10"=>LP<='1';RP<='0';LR<='0';           WHENOTHERS=>LP<='0';RP<='0';LR<='1';     --输出错误控制信号        ENDCASE;  ENDPROCESS;ENDARCHITECTUREART; 时钟分频模块SZ:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSZIS 

7、 PORT(CLK:INSTD_LOGIC;                          --时钟输入       CP:OUTSTD_LOGIC);ENDENTITYSZ;ARCHITECTUREARTOFSZIS  SIGNALCOUNT:STD_LOGIC_VECTOR(7DOWNTO0); --定义八位标准逻辑位矢量数据类型  BEGIN  PROCESS(CLK)     BEGI

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。