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1、VHDL的物件(Objects)宣告物件種類(1)訊號(2)變數(3)常數VHDL的物件(Objects)宣告語法<物件種類><物件名稱>:<資料型態>[:=<初始值>];VHDL的物件(Objects)宣告訊號:在VHDL中的訊號是指電路上的連接點,它包括實體中在埠(Port)後宣告的接腳及在結構(Architecture)中宣告的訊號(Signal)接點VHDL的物件(Objects)宣告(1)訊號例:VHDL的物件(Objects)宣告(2)變數(Variable)VHDL中的變數與一般電腦語言中的變數一樣,提供在程式中
2、做計數或運算用例:variableexample_var1:std_logic:='0';………example_var1:=‘1’;--使用變數example_var1及設定值=1變數變數物件被宣告在process或副程式中,我們稱它為process或副程式的區域變數VHDL的物件(Objects)宣告常數(Constant)常數可以宣告在任何可宣告區域,但它的數值經宣告後是不可更改的例:constantenable_bits:integer:=0;VHDL標準的資料型態VHDL標準的資料型態整數(integer)整數(int
3、eger)型態是資料長度最長是32bits,整數型態資料又可分有正負號(Signed)及無正負號(Unsigned)等兩種,指定資料型態前您必需先宣告相關零件庫及使用相關包裝包裝std_logic_1164及std_logic_signed主要是提供有正負號(Signed)型態用。包裝std_logic_1164及std_logic_unsigned主要是提供無正負號(unsigned)型態用。VHDL標準的資料型態整數資料型態其長度雖然是32bits,但它會隨實際的數值調整資料長度到最短。以調整最節省硬體的大小。例:a:=1
4、5;則a的資料長度只有4bitsVHDL標準的資料型態資料型態說明實數Real在設計時物件宣告資料型態用,例如:variablefloat_m:real:=1.25;這個資料型態並不被許多合成工具支援。自然數Natural它與整數定義相同,值域範圍是0~最大整數例如:variableindex:natural;這個資料型態因與整數型態相同所以在設計時大多數會使用整數方式宣告。正整數Positive值域在1~最大正整數值,宣告範例如下:variablepos_val:positive;VHDL標準的資料型態布林代數Boolean
5、值域在{TRUE,FALSE}或{1,0}宣告範例如下:variablelogic_val:boolean;數值設定範例如:logic_val:=TRUE;位元Bit值域在{1,0}宣告範例如下:signalen_bit:bit;數值設定範例如:en_bit<=‘1’;位元向量Bit_vector它是個位元陣列資料型態,宣告範例如下:signaldata_bus:bit_vector(31downto0);數值設定範例如:data_bus<=“0100011100100101010101011010101010”;VHDL標準
6、的資料型態字元Character字元型態資料長度為8位元,宣告範例如下:variablechar_val:character;數值設定範例如:char_val:=‘A’;字串String它是字元陣列的資料型態,宣告範例如下:variabletext_val:string;數值設定範例如:text_val:=”Hello”時間Time在設計時利用它來訂出時間資料型態,宣告範例如:variableTd:time;數值設定範例如:Td:=100nS;資料型態的轉換在VHDL的std_logic_arith包裝中提供了轉換功能函數,做
7、為不同型態資料的轉換,如:CONV_INTEGER(參數)將括號內的參數轉換成整數型態,轉換後的數值範圍在-2147483647to2147483647之間。CONV_UNSIGNED(參數)將括號內的參數轉換成無正負號型態。CONV_SIGNED(參數)將括號內的參數轉換成有正負號型態。CONV_STD_LOGIC_VECTOR(參數)將括號內的參數轉換成STD_LOGIC_VECTOR。配合資料型態的數值設定狀態字代表意義'U'未初始化的未知值'X'強制性的未知值,隨意值(Don'tcare)'0'邏輯狀態:‘0’'1'邏
8、輯狀態:‘1’'Z'高阻抗狀態Hi-Z配合資料型態的數值設定'w'弱制約性的未知值,隨意值(Don'tcare)'l'邏輯狀態:低電位‘0’'h'邏輯狀態:高電位‘1’'-'隨意值(Don'tcare)Std_Logic/Std_Logic_Vector標準邏輯資料型態Std
