多时钟系统下跨时钟域同步电路的设计

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1、多时钟系统下跨时钟域同步电路的设计集成电路行业发展至今，己有类似如Intel这样先进的foundry,提出迈入10nm制程的规划。高集成度的推行，也使芯片规模越来越大，功能越来越复杂，设计难度越来越高［1］。SOC的内部时钟的复杂化，导致跨时钟域的接门越來越多。针对这些异步信号的处理，国外的先驱们提出了很多建设性意见。但一般用到器件较多，考虑到成本因素，小规模IC将无法承受，并且如果输入脉冲高电平宽度低于最快时钟周期的话，一般无法适用。因此要想很好地解决这个问题，要处理好4个方面工作：一是如何简化电路;二是如何适应最小输入脉宽的问题;三是解决好亚

2、稳态问题；四是要提高设计可靠性［2］。1处理跨时钟域信号的常用方法实际使用时，往往会出现信号在频率不用的时钟域传递的情况，对于这种情况，一般用两种方法处理：结绳法、伴随有效控制信号法。当信号从一个时钟域进入另一个吋钟域的吋候，往往出现亚稳态问题［4］。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出冰能稳定在某个正确的电平上。信号同步的目的是防止上一级亚稳态对下一级产生不良影响，采用信号同步的方法就要设计信号同步器。信号同步器主要有3种：电平同步器、边沿检测同步器

3、、脉冲同步器［7"8］。但是这些常用方法本身存在缺点和不适应性。在解决实际问题中,需要根据具体情况，来设计具体的方案。2跨时钟域同步电路接口方法组成及工作原理整个电路包括两个时钟域以及一个复位电路。时钟域1包含一个带有异步复位端的同步触发器。此触发器带有异步复位端R和同步时钟端CK,低电平产生复位，吋钟上升沿开始锁存数据输入端D的状态。输出端有正相Q、反相/Q两种数据输出。时钟域2由两个同样的触发器组成，跟前面的一样由异步复位端R和同步时钟端CK，数据输入端D组成。输出端为正相Q、反相/Q两种，复位电路由一个与门组成，接收DFF3的反向/Q输出的

4、数据，电路连接关系如图1所示。3跨时钟域同步电路的工作特征在设计方案屮，最大限度地保障了不漏信号。同时，时钟域1的输入脉冲信号宽度（高电平宽度）可以低于时钟域1的时钟单周期宽，电路正常工作，并且设计中脉冲宽度不再受限于时钟域1的时钟频率。第三，数据锁存器的数据输出端Q输出的脉冲信号宽度为时钟域2的时钟单周期宽，从而避免了误触发和多触发。这种方法适用于输入信号类型为脉冲或电平，最终得到的结果为脉冲。如图2所示。如阁3所示，当clockl快于clock2时，阁中Data_in1表示第一个输入脉冲，此脉冲由Datajn输入，脉冲宽度小于clockl的四

5、芬之一，同时，脉冲宽度小于系统最快时（clockl最快）的四分之一。Data_in1的上升沿到来的瞬间，Q1输出高电平“1”；Datajn1的上升沿之后，第一个clock2的上升沿到来瞬间，Q2输出高电平“1”；第二个clock2的上升沿到来瞬间，Data_out输出高电平“1”，与此同时，nRST生成复位信号，复位DFF1、DFF2,使di、Q2输出低；第三个clock2的上升沿到来瞬间，由于Q1、Q2早己变成低电平“0”，此时，“0”俾递到Data_out,形成了一个clock2的周期宽度的脉冲Data_out1。如图4所示，若clock2快

6、于clockl吋，图中Datajn1表示第一个输入脉冲，此脉冲由Datajn输入，脉冲宽度小于clockl的四分之一，同时，脉冲宽度小于系统最快时钟（clock2最快）的四分之一。如图5所示，当clock2等于clockl时，图中Datajnl表示第一个输入脉冲，此脉冲由Datajn输入，脉冲宽度小于clockl的四芬之一，同时，脉冲宽度小于系统最快时#（clock2等于clockl）的四分之一。4仿真实验分析根据以上分析，通过Modelsim仿真分析得出以下时域阁像可以验证上述特征，如图6〜图8所示，快时钟为10Hz，慢时钟为3.3Hz，当时钟

7、相等时为5Hz。从仿真图像来看，亚稳态问题以及信号宽度受限于时钟宽度问题可以良好的解决。5应用与实测下方是基于和舰科技180nmPflash生产工艺设计实例。方案基于Faraday0.18?滋mGilLibraryStandardCell,图中灰色部分为模拟IP。下图中SAR_ADC的输出接U中，有一个脉冲信号的宽度等于系统时钟周期的一半。釆用一i的手段，无法捕获这个脉冲，采用上文所述的电路则便高效地解决了这个问题。具体实现运行代码如下：assignADC_fine_rst=ADC_fine_sys

8、

9、rst:%生成复位信号ADC_fine_rs

10、t,高有效，为使ADC_fine_sys和rst高电平产生复位，所以采用“逻辑运算。always@(posedgedrdy_digorp