基于dsp的高速数据采集与处理系统

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1、摘 要： 提出了一种基于DSP的高速数据采集系统的设计方案，对其中高速A/D、高速缓存、DSP控制以及数据通讯接口等内容进行了讨论，提出了更为有效的同步控制方式。该设计方案电路简单、可进行多通道扩展、具有一定的通用性。关键词： DSP 高速A/D FIFO 异步串行通讯 在电子测量中，常常需要对高速信号进行采集与处理。例如，在光传感技术中，对光脉冲散射信号的测量；在雷达工程中，对电磁脉冲信号的测量等，就需要对高速信号进行采集与处理，而且对此类高速信号的测量，往往对数据采集与处理系统提出严格的要求。本文设计并实现了一种基于DSP的高速数据采集与处理系统。该设计方案电路简单

2、、可靠性好、具有一定的通用性、可以进行多通道扩展。系统主要包括高速A/D、高速缓存、DSP处理器、通讯接口四个部分，其结构示意图如图1所示。1 同步与过程控制在通常的数据采集系统中，测量过程是通过对A/D变换器的控制来实现的。但对于一个高速采集系统而言，这种方法有局限性。因为高速A/D建立稳定的工作状态需要相当长时间，频繁的改变A/D的工作状态会影响测量的精度，严重时会造成信号的失真。在本设计方案中，同步命令并不直接作用于高速A/D。自通电时起，A/D和时钟电路始终处于工作状态，同步命令通过对高速FIFO的写入端的控制，即允许或禁止对FIFO写入，实现对采样数据的取舍。

3、与A/D相比，高速FIFO的写有效时间为3ns，对同步和过程控制更为有利。一次完整的测量过程是从DSP发出同步命令开始的。同步命令一方面触发发射机工作，另一方面允许对FIFO写入，对采样的数据进行存储。当存储的数据到达预定的数量时，FIFO的特定状态位置位，引发DSP外部中断。在中断服务程序中，DSP禁止对FIFO写入、中断数据的存储，同时复位该状态位。然后读取数据，待完成数据处理过程之后，DSP对FIFO复位清零。此即完成一次测量。 2 高速A/D转换器高速A/D转换器选用AD9432，采样位数12位，最高采样速率105MHz，模拟带宽500MHz，差分信号输入，差分

4、外部时钟，片内带有输入缓存和采样/保持器，12位并行数据输出，52引脚LQFP封装。由于AD9432要求差分输入形式，因此对于单端输入信号必须经过图2所示的信号调理电路变换为差分形式。图中，AD8138为差分输出的高精度运算放大器。 时钟对于一个高速数据采集系统而言是十分重要的。在最高采样频率下，为了保证测量的精度，AD9432要求时钟波形的上升沿和下降沿小于2ns，这样的标准在TTL逻辑下难以实现，但利用ECL器件可以有效地解决此问题，图3为差分时钟电路。 需要说明的是：ECL器件的驱动能力有限，一路差分时钟输出一般只供一个器件使用。3 高速缓存FIFO高速缓存是系统

5、中的一个关键环节，根据系统的需求我们选用CY7C4245。CY7C4245是高速、低功耗4K×18 FIFO存储器，读写周期为10ns，具有独立的18位输入、输出接口和读、写时钟信号，可以实现同步读写操作。CY7C4245提供五种状态指示：Empty、Almost Empty、Half Full、Almost Full、Full，分别代表当前数据存储的深度。其中Almost Empty和Almost Full为可编程空满状态位，可根据系统的需求对存储进行设定。FIFO的状态信息代表了已采样的点数，当采样点数达到预期的数量时，相应的状态位置位，触发DSP的外部中断，中止测

6、量过程，由DSP读取数据进行处理。    4 DSP处理器4.1 TMS320F206的特点DSP是整个采集系统的核心，本文中选用 TMS320F206。该产品属于TI公司采用CMOS集成电路技术生产的TMS320C2XX系列，设计结构及其汇编指令集与TMS320C5X相兼容，其主要特点如下：(1)运算速度可以达到40MIPS；(2)4.5K片内RAM和32K片内FLASH存储器；(3)32位算术逻辑单元和32位累加器；(4)16位地址总线和16位数据总线；(5)具有一个异步串行通讯接口和一个同步串行通讯接口，异步串行口具有波特率自动检测功能；(6)价格低廉。4.2 数

7、字信号处理数字信号处理是DSP应用的主要方面。DSP所提供的数学运算能力和运算速度远远高于单片机，具有更为丰富的指令集和更大的内存空间，可以实现较为复杂的数学算法。 DSP首先要完成数制转换，AD9432的量程为-500mV～+500mV。对于负电平，采样数据以二进制补码的形式输出，需将12位补码转换为16位二进制整数；更为重要的是DSP要实现系统所要求的数字信号处理算法，如快速维纳滤波、FFT等。 5 数据通讯5.1 异步串行通讯数据采集系统与主控计算机之间的数据交换采用异步串行通讯方式。TMS320F206带有一个异步串行通讯端口，在