退耦电容选择和应用

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1、退耦电容的选择和应用(zz)nilau发表于2007-10-1314:09:00关键词:去耦(decouple)、旁路(Bypass)、等效串联电感(ESL)、等效串联电阻(ESR)、高速电路设计、电源完整性(PI)、信号完整性(SI)                高手和前辈们总是告诉我们这样的经验法则:“在电路板的电源接入端放置一个1~10μF的电容,滤除低频噪声;在电路板上每个器件的电源与地线之间放置一个0.01~0.1μF的电容,滤除高频噪声。”在书店里能够得到的大多数的高速PCB设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则(老外俗称

2、RuleofThumb)。但是为什么要这样使用呢?各位看官,如果你是电路设计高手,你可以去干点别的更重要的事情了,因为以下的内容仅是针对我等入门级甚至是门外级菜鸟。           做电路的人都知道需要在芯片附近放一些小电容,至于放多大?放多少?怎么放?将该问题讲清除的文章很多,只是比较零散的分布于一些前辈的大作中。鄙人试着采用拾人牙慧的方法将几个问题放在一起讨论,希望能加深对该问题的理解;如果很不幸,这些对你的学习和工作正好稍有帮助,那我不胜荣幸的屁颠屁颠的了。            首先就我的理解介绍两个常用的简单概念。            什么是

3、旁路?旁路(Bypass),是指给信号中的某些有害部分提供一条低阻抗的通路。电源中高频干扰是典型的无用成分,需要将其在进入目标芯片之前提前干掉,一般我们采用电容到达该目的。用于该目的的电容就是所谓的旁路电容(BypassCapacitor),它利用了电容的频率阻抗特性(理想电容的频率特性随频率的升高,阻抗降低,这个地球人都知道),可以看出旁路电容主要针对高频干扰(高是相对的,一般认为20MHz以上为高频干扰,20MHz以下为低频纹波)。           什么是退耦?退耦(Decouple),最早用于多级电路中,为保证前后级间传递信号而不互相影响各级静态工

4、作点的而采取的措施。在电源中退耦表示,当芯片内部进行开关动作或输出发生变化时,需要瞬时从电源线上抽取较大电流,该瞬时的大电流可能导致电源线上电压的降低,从而引起对自身和其他器件的干扰。为了减少这种干扰,需要在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。           在电源电路中,旁路和退耦都是为了减少电源噪声。旁路主要是为了减少电源上的噪声对器件本身的干扰(自我保护);退耦是为了减少器件产生的噪声对电源的干扰(家丑不外扬)。有人说退耦是针对低频、旁路是针对高频,我认为这样说是不准确的,高速芯片内部开关操作可能高达上GHz,由此引起对电

5、源线的干扰明显已经不属于低频的范围,为此目的的退耦电容同样需要有很好的高频特性。本文以下讨论中并不刻意区分退耦和旁路,认为都是为了滤除噪声,而不管该噪声的来源。           简单说明了旁路和退耦之后,我们来看看芯片工作时是怎样在电源线上产生干扰的。我们建立一个简单的IOBuffer模型,输出采用图腾柱IO驱动电路,由两个互补MOS管组成的输出级驱动一个带有串联源端匹配电阻的传输线(传输线阻抗为Z0)。          为了做成纯文档的格式,尽量采用文字说明,不不采用图片,这样给理解带来一定的困难,看官们见笑了。设电源引脚和地引脚的封装电感和引线电感

6、之和分别为:Lv和Lg。两个互补的MOS管(接地的NMOS和接电源的PMOS)简单作为开关使用。假设初始时刻传输线上各点的电压和电流均为零,在某一时刻器件将驱动传输线为高电平,这时候器件就需要从电源管脚吸收电流。在时间T1,使PMOS管导通,电流从PCB板上的VCC流入,流经封装电感Lv,跨越PMOS管,串联终端电阻,然后流入传输线,输出电流幅度为VCC/(2×Z0)。电流在传输线网络上持续一个完整的返回(Round-Trip)时间,在时间T2结束。之后整个传输线处于电荷充满状态,不需要额外流入电流来维持。当电流瞬间涌过封装电感Lv时,将在芯片内部的电源提供

7、点产生电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声(SSN,SimultaneousSwitchingNoise;SSO,SimultaneousSwitchingOutputNoise)或DeltaI噪声。            在时间T3,关闭PMOS管,这一动作不会导致脉冲噪声的产生,因为在此之前PMOS管一直处于打开状态且没有电流流过的。同时打开NMOS管,这时传输线、地平面、封装电感Lg以及NMOS管形成一回路,有瞬间电流流过开关B,这样在芯片内部的地结点处产生参考电平点被抬高的扰动。该扰动在电源系统中被称之为地弹噪声(GroundBoun

8、ce,我个人读着地tan)。实际电源系统中存在芯片引

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