《主存储器组织》word版

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1、第四节主存储器组织  存储器的容量通常比芯片本身容量大得多，所以要用多个芯片有机组合。在连接中要考虑负载能力、时序配合、地址的分配及各种控制线的连接等问题，以满足容量、速度、功耗、可靠性等各项技术指标的要求。主存储器的组织涉及这样一些方面：⑴存储器的基本逻辑设计，以及与CPU的连接和匹配；⑵如果采用DRAM，则需考虑动态刷新问题；⑶主存校验，如何保证存取信息的正确性。   一、存储器容量扩展  目前生产的存储器芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以需要在字向和位向两方面进行扩充才能满足实际存储器的容量要求。  （一）位扩展  

2、位扩展只进行位数扩充（加大字长），而存储器的字数与存储器芯片字数一致。位扩展的连接方式是将芯片的地址线、片选CS、读／写控制线相应并联，而数据端分别引出。例如，PC/XT机的主存容量典型值为lM×8位，即1MB，典型组成方式是用8片1MB的存储芯片拼接而成。连接方式示意如图4．16所示。图4．16位扩展连接示意图   （二）字扩展  字扩展是仅在字向扩充，而位数不变，因此将芯片的地址线、数据线、读／写控制线并联，而由片选信号来区分各片地址，故片选信号端连接到选片译码器的输出端。也就是将存储器高位地址译码产生若干不同片选信号，按各芯片在存储空间分配中所占的编址范围，分送各

3、芯片。低位地址线直接送往各芯片，以选择片内的某个单元。例如，用Intel2114芯片构成4K×4位的存储器，则需要4片芯片。地址分配如表4．1所示，连接方式示意如图4．17所示。表4-1存储器地址分配表  图4．17字扩展连接示意图    （三）字位扩展  在实际的主存储器中，可能既有字扩展又有位扩展。一个存储器的容量为M×N位，若使用L×K位存储器芯片，那么，这个存储器共需要M/L×N/K个存储器芯片。下面通过一个例子介绍存储器逻辑设计的基本方法。例某半导体存储器容量4K×8位。其中固化区2KB，选用EPROM芯片2716（2K×8位），工作区2KB，选用RAM芯片

4、2114（1K×4位）。地址总线A15～A0（低），双向数据总线D7～D0（低）。   1．存储空间分配与芯片  先确定所需芯片数，并进行存储空间分配，作为片选逻辑的依据。本例中既有字扩展也有位扩展，共需1块2716、4块2114，每2块2114拼接为同地址的一组。   2．地址分配与片选逻辑芯片容量   芯片地址   片选信号    片选逻辑 2K         A10～A0        CS0           A11                  2K×81K         A9～A0                 CS1           A11A

5、10  1K×41K×41K         A9～A0                 CS2           A11A10          1K×41K×4 总容量是4K单元，共需12位地址A11～A0，高4位A15～A12恒为0，可以舍去不用。对于2716，每片2K，应将低11位地址A10～A0连接到芯片，余下的高位A11作为片选依据。对于两组2114，每组（两块拼按）1K，应将低10位地址A9～A0连接芯片，余下的高位A11A10作为片选依据。然后根据存储空间分配方案，确定片选逻辑。3．逻辑图  设计的半导体存储器，其连接逻辑如图4．18所示。读写命令R/

6、送往每一个RAM芯片，为高电平时芯片读出，为低电平时写入芯片。2716输出8位，送往数据总线。每组2114中的一片输入／输出高4位，另一片输入／输出低4位，拼接为8位，与数据总线相连。产生片选信号的译码电路，其逻辑关系应满足设计所确定的片选逻辑，注意片选信号是低电平有效。 图4．18存储器逻辑图  如果存储器中所有存储芯片的容量相同，则设计结果将很规整。加到各存储芯片的地址线相同，产生片选的高位地址位数也相同，因此可使用通用的译码器。如果存储器容量较大，存储芯片采用了地址复用技术，则时序控制逻辑将复杂一些。需按照图4．12要求产生一组时序信号，先将高位地址线输入到芯片地址

7、输入端，作为行地址；再将低位地址线输入到芯片地址输入端，作为列地址。在产生片选信号的译码器中，引入行选时序RAS与列选时序CAS。译码产生RAS0。CAS0，RAS1，CAS1。   二、动态存储器的刷新  刷新是动态存储器区别于静态存储器的一个明显标志。因为DRAM是把信息以电荷形式存储在电容上，由于有漏电存在，随着时间的加长，电容上存储的电荷将被逐渐泄漏，因而需要定期地进行刷新。电荷泄漏程度取决于制造工艺。目前多数DRAM芯片需要在2ms以内全部刷新一遍，即全部刷新一遍所允许的最大时间