众核处理器核间通信的研究

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1、众核处理器核间通信的研究陈鹏CHENPeng（沈阳职业技术学院电气工程学院，沈阳110045）摘要：随着时代的发展，计算机已经得到了广泛的应用，并逐渐成为人们生产生活中不可或缺的部分。单核处理器，由于其内部结构和频率功耗等因素的影响，已无法满足人们对处理器的要求，所以，多核处理器、众核处理器应运而生。本文针对众核处理器核间通信的现有结构特点—数据等待、每个核负担大、功耗大等缺点，提出了一种适应于异构众核处理器的核间通信结构—总线中间缓存（B-MM）结构，大幅度减少核间通信的等待情况，并且尽可能的简化每一个核的内部结构

2、使其功能专一，提高其工作效率，进而提高众核处理器的性能。最后通过ModelsimSE仿真平台实验，验证了其可行性。.jyqk-on-chip（SoC）的一种新的通信方法，它是多核技术的主要组成部分。NoC方法带来了一种全新的片上通信方法，显著优于传统总线式系统性能[3]。其系统可以更好地适应多核SoC设计中的使用全局异步局部同步的时钟机制。但其代价是大大增加了程序设计的难度，对每一个内核的要求较强，不适用于众核处理器的底层通信。2针对众核处理器的通信设计由于上述三种通信结构的优缺点，提出一种适用于众核处理器的核间通信

3、——总线中间缓存（Bus-MiddleMeorry）结构。众核处理器采用异构结构，即采用“主—从”式结构，每一个从核结构简单、任务单一。总线中间缓存（B-MM）结构设计保留了共享总线，将每一个核都挂在总线上，以方便片上主核通过总线通信从核，同时共享总线也是片上数据输出的唯一端口；从核与从核之间用短总线相连，完成从核之间的通信，这样既可以使主从核之间的通信不受从核之间通信的影响，也尽可能的降低了共享总线的占用。众核处理器B-MM结构如图1所示，这里以9个内核的众核处理器为例。Core0为处理器的主核，Core1~Cor

4、e8为从核。核间通信通过共享总线、长总线和段总线完成。9个核可以同时发出9条通信信号，Core0到Core1、Core1到Core2、Core2到Core5、Core5到Core8、Core8到Core7、Core7到Core6、Core6到Core3、Core3到Core0、Core4到Core5同时进行9个通信。每条总线上都设置一个中间存储器作为缓存器M。总线上的每个核都可以对缓存M读写数据。核与核之间只使用一根通信信号线，来保证总线上只有一个核可以占用总线。当Core1和Core2通信时，如果Core4向Cor

5、e1通信，那么通过Bus14短总线，Core4把数据先写入M14缓存中，之后Core4放弃Bus14的控制权；此过程中Core1与其他内核的通信完全不受影响。当Core1完成了与其他内核的通信之后，通过占用Bus14，从M14缓存中读取Core4写入的数据。这样，当Core4向Core1通信时，既不影响正在工作的Core1，也使Core4不用等待，继续完成其他工作。假设不相邻的两核Core0与Core4需要通信时，Core0可以先与Core1交换数据，Core1再与Core4交换数据，或者Core0直接利用长总线与C

6、ore4通信。B-MM结构针对众核处理器的每个核处理的任务很小、很专一，即所谓的小核模式的众核处理器。根据任务的复杂度不同核内的核可以设计出不同的时钟频率。3仿真验证利用ModelsimSE对以上结构进行仿真验证。以Core1与Core2通过短总线通信为例，验证B-MM结构核间通信的读写可行性。图2表示Core1和Core2同时启动通信启动位HANDSHAKE_START1、HANDSHAKE_START2，两核中handshake_flag都为0，Core1和Core2都无法获得对总线的控制权。当Core1对Cor

7、e4通信，此时Core2正在处于工作状态，如图3所示，通过Bus14将Core1中的的数据写入了M缓存中；Core1通过通信启动位HANDSHAKE_START1占用Bus14，handshake_flag置1。将缓存地址的上升沿的初始值是定位20，从有效信号en_in下降沿时地址计数器加1，门控信号）地址（图4中十进制表示）20~27的数据与核1所写入数据一致。当Core2结束工作后，将从中间缓存M读取数据，如图4所示，Core2用户程序置高通信启动位HANDSHAKE_START2，实现通信，当Core2获得Bu

8、s的控制权，handshake_flag为1。ALE上升沿锁入的缓存M地址计数器初值为20，此时来自缓存模块的数据有效信号en_in下降沿触发Core2地址计数器加1，数据计数器减1。门控信号表示）地址（图4中十进制表示）30-37的数据与图4中Core1写入中间缓存M的数据一致。4结论通过B-MM结构和仿真验证不难看出，当众核处理器中的某两个