lvds输入电平问题

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1、LVDS输入电平问题

2、第1...系统（见图1）运行在高数据率。这些系统在无噪声干扰和VCC稳定性方面非同一般，它们为两点间快速获得数据提供一种简易方法。LVDS系统其中一个设计参量是提供给LVDS驱动器输入的信号电平。重要的是在阈值电平附近（此时驱动吕在状态间开关转换输出）使LVDS驱动器的高电平和低电平输入保持平衡（对称）。非对称输入影响非对称输入影响很容易看到。500)this.style.ouseg(this)">如图2所示。当输入不在驱动器VTHRES开关转换电平中心时，接收器输出明显出现失真。LVDS电平规范到

3、3.3VLVDS线驱动器的输入电平对于逻辑0为0.0VDC到0.8VDC、对于逻辑1为2.0VDC到3.0VDC。0.8VDC和2.0VDC之间的输入电平公平定义，这意味着驱动的开关转换阈值电平也未定义，但这是不难确定的。加一时钟信号到系统并调节输入电平VIH和VIL，监视50%占空因数的接收器输出，得到图3所示的数据。500)this.style.ouseg(this)">图3中所示的VTHRES值是从VIH和VIL输入电平计算的。注意，这可看做为输入灵敏度，不仅仅适合LVDS驱动器，也适合整个LVDS系统。计算结果表

4、明接近1.35VDC的VTHRES与数据（或时钟）率无关。幅度和补偿图4示出当输入电平正在输入阈值中心时的驱动器输出。通道1波形（接近52%占空因数）是VIH=2.35VDC和VIL=0.35V时的驱动器输出，这靠近1.35V阈值附近的中心。注意，图4中通道2波形（接近60%占空因数）。这示出对输入VIH=2.5VDC和VIL=0.5VDC的驱动器500)this.style.ouseg(this)">输出响应。这仍然为2.0Vpp幅度，但中心在1.5VDC。结果是在输出稍微"不对称"。逻辑1宽度增加大约640psec，

5、这是靠牺牲逻辑0的宽度。当采用脉冲分布时，这种不对称不是问题，因为上升和下降沿是清楚和稳定的。高速时钟信号是相当满意的方波（50%占空因数），但当传送数据（此例为200Mbps)时这种不对称可能成为问题。在200Mbps，每个数据位应为5ns宽，图4结果示出通道2波形0位为4.36ns（5.0ns～0.64ns）宽、1位为5.64ns（5.0ns+0.64ns）宽。0和1之间的差为1.28ns，对于VIH=2.5VDC和VIL=0.5VDC，这很符合规格要求。只要输入处在输入阈值中心附近，500)this.style.o

6、useg(this)">其输出将保持正确的占空因数和位宽度。在图5中，通道1是当输入幅度为1.5VDC、补偿为1.35VDC（VIH=2.1VDC，VIL=0.6VDC)时的驱动器输出。通道2是输入幅度降到0.5VDC、补偿1.35VDC不变化（现在VIH=1.85V，VIL=0.85V)时的驱动器输出。对于传播延迟或驱动器占空因数漂移没有明显的不同。这些输入电平不满足LVDS规格，但工作很好。为什么占空因数变化500)this.style.ouseg(this)">此问题的答案示于图6。在图6（A）中，输出电平在阈值中

7、心之上，这导致正占空因数增加。在图6（B）中，输入处在阈值中心处，使占空因数为50%/50%。在图6（C）中，输入电平中心低于阈值，导致正占空因数减小。图6（C）也示出驱动器对输入信号的响应。对于NR2数据流、占空因数的变化转换为0和1宽度之间的差。阈值调节阈值不能调节，但输入电平可调节。图3中数据表明：甚至在高发信率，LVDS驱动器的输入灵敏度大约为300mV（小于较慢的发信率）。这意味着在驱动器输入加上一个电阻分压器来调节输入信号是可能的。500)this.style.ouseg(this)">笔者用VIH=3.5V

8、和VIL=0.5VDC（幅度=3.0V，补偿=2.0VDC）仿真100MHz时钟分配系统。为使补偿电压降到接近驱动器的阈值电压，加入图7所示的电阻器分压器网络。该分压器使补偿从2.0V降到1.4V，非常接近于驱动器阈值电压。它也使输入幅度降低30%，使VIH=2.46VDC和VIL=0.35VDC。在任何传输系统中，到驱动器的输入电平是影响线接收器信号输出质量的因素之一。对于任何驱动器，RS-422，LVDS，SCSI等都是这样。