高速pcb设计常见问题

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1、高速PCB设计常见问题

2、第1内容显示中本刊就高速PCB设计中有代表性的10个常见问题，请教了Cadence公司高速系统技术中心高级经理陈兰兵先生，以下是针对这些问题陈先生给出的解答。　　问：高速系统的定义？　　答：高速数字信号由信号的边沿速度决定，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。而平常讲的高频信号是针对信号频率而言的。　　设计开发高速电路应具备信号分析、传输线、模拟电路的知识。　　错误的概念：8kHz帧信号为低速信号。　　问：在高速PCB设计中，经常需要用到自动布线功能，请问如何能卓有成效地实现自动布线？　　答：在高速电路板中，不能只

3、是看布线器的速度和布通率，这时，还要看它能否接受高速的规则，比如要求从T型接点到各个终端等长，这时Cadence的SPECCTRA能很好的解决高速的布线问题。很多布线器不能接收或只能接受很少的高速规则。　　问：在高速PCB设计中，串扰与信号线的速率、走线的方向等有什么关系？需要注意哪些设计指标来避免出现串扰等问题？　　答：串扰会影响边沿速率，一般来说，一组总线传输方向相同时，串扰因素会使边沿速率变慢。一组总线传输方向不相同时，串扰因素会使边沿速率变快。　　控制串扰可以通过控制线长、线间距、走线的叠层以及源端的匹配来实现。问：对于高速系统，多层电路板在布线时

4、应该注意些什么？各层的功能定义有什么原则？　　答：要注意电源、地平面的安排，走线层保证阻抗一致。关键信号尽量走两边都有平面层的走线层，不要跨平面分割，一般根据实际情况来定。电源、地就近打过孔与电源、地平面相连。　　问：在多层电路板上，什么措施可以降低层间的相互干扰，提高信号质量？　　答：主要是解决好阻抗控制、匹配、走线回流、电源完整性、EMC等方面的问题。降低层间干扰可以减小走线层与平面层的距离，加大走线层间的距离，并且相邻走线层尽量不去走平行走线，方法很多，不能一一列举。　　问：针对数字电源、模拟电源、数字地和模拟地，请问在PCB设计中如何对他们进行划分

5、？　　答：电源通过滤波电路相连接，数字与模拟分开。数字和模拟地要看具体的芯片，有些要求分开，单点连接，有些不需要分开。　　问：背板只提供了一个地，且为数字地，而插卡上既有模拟部分也有数字部分，那么这种模拟地如何接呢？　　答：看你插卡模拟部分的芯片要求，一般可以把插卡上数字、模拟地分开，在插卡上单点相连，插卡地数字地与背板数字地相连。问：在高速PCB设计中，如何考虑阻抗匹配的问题？在多层电路板设计中，内部信号层的特性阻抗如何计算？输入阻抗50Ω与输出阻抗75Ω如何匹配？　　答：阻抗匹配需要自己根据线宽、线厚、板材结构等计算，有时必须加串联或并联电阻来达到匹配

6、。内部信号层阻抗计算也是一样考虑这些参数。输入阻抗50Ω与输出75Ω不可能完全匹配，只要能保证信号的完整性和时序的问题就可以。　　问：在EMC测试中发现时钟信号的谐波超标十分严重，在PCB设计中除在电源引脚上连接去耦电容，还需要注意哪些方面以抑止电磁辐射？　　答：可以把时钟信号走在内层，或时钟线上连一小电容到地（当然会影响时钟边沿速率）。　　问：在高速PCB设计中，如何去分析某个信号的回路路径？假设一片4层板，中间两层是VCC和GND，走线从TOP到BOTTOM，它的回流路径怎样从BOTTOMSIDE流到TOPSIDE？　　答：信号回路总是找电感最小的通路

7、。对数字信号，VCC和GND都是回流平面。对你的情况，TOP层走线的回流在它下面相邻的平面，BOTTOM层走线的回流在它下面相邻的平面，回流路径在VCC与GND间是通过电容相连的。Cadence的EMControl可以帮助客户检查信号的回路路径是否完整。(电子设计技术)