基于dsp、dds和arm雷达中频信号模拟器

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1、基于DSP、DDS和ARM雷达中频信号模拟器

2、第1内容显示中lunouseg(this)">2．1主控模块系统主控模块负责控制和协调各种工作。ARM采用Samsung公司生产的S3C44B0X微处理器，通过集成锁相环倍频系统主频可达66MHz,最大外部存储空间256MB,片上资源丰富,外围控制能力强,性价比高。由它控制USB模块接收PC机计算生成的雷达模拟信号的数据及代码，控制主机口加载DSP，控制UART实现工作状态在PC机上的实时显示。2．2实时数据处理模块实时数据处理模块利用PC机生成的雷达信号模拟数据，根据设定的雷

3、达工作状态及目标、环境的实时动态计算DDS的控制字，控制三片DDS输出雷达模拟信号。同时通过串口与信号处理机交换信息，通过锁存器向处理板提供控衰减控制信号。DSP采用TI公司C6000系列中的TMS320C6416，系统时钟达600MHz，数据处理速率可达4800MIPS。提供32/16bit主机口，具有两个独立的外部存储器接口，其中EMIFA支持64bit总线宽度。2．3信号生成模块DDS信号产生模块采用三片ADI公司生产的AD9852ASQ，它们同时生成三路中频信号。根据雷达体制和信号处理机要求不同，可分别对应不同的信

4、号，如雷达的目标回波、杂波和发射信号，或外辐射源雷达的直达波、目标回波和多径信号，以及跟踪雷达回波信号的和支路∑、俯仰左支路Δα以及方位差支路Δβ等。500)this.style.ouseg(this)">AD9852最高工作频率300MHz，可工作在单频、FSK、RampedFSK、Chirp、BPSK五种模式。具有丰富的寄存器组，通过设置相应控制字可方便生成多种信号。2．3．1总线及时序控制设计AD9852的频率、相位和幅度控制字的设置和控制信号的产生由TMS320C6416完成，AD9852可以看作是异步存储设备与T

5、MS320C6416的EMIFA相连，EMIFA采用32bit总线。AD9852采用并行输入，总线宽度为8位，数据传输速率可达100MHz。为了提高控制DDS的速度，本系统采用了地址总线复用、数据总线、“分裂”的技术。即三片AD9852的6位地址线同时占用TMS320C6416地址总线A2～A7位，而它们的数据线分别占用TMS320C6416数据总线的D0～D7、D8～D15和D16～D23位。这样可以由DSP对三片DDS的I/O缓冲寄存器同时进行写操作，提高了总线利用率，并保证了三片AD9852输出信号的相位相参。TMS

6、320C6416与AD9852接口示意图如图2所示。三片AD9852的控制时序信号由EPLD产生。本设计采用ALTERRA公司生产的可编程逻辑器件EPM7128AETC100，对TMS320C6416的高位地址信号、数据信号和控制信号编码，产生三片AD9852全局复位、读/写使能、频率或相位切换等控制信号。写入AD9852的数据先存入I/O缓存器，在I/O更新信号到来时写入相应的寄存器改变AD9852的工作状态。本设计中，I/O更新信号既可以由DSP写完控制字后产生，也可由EPLD将系统时钟分频定时产生，两种方式的选择以及

7、分频倍数的控制同样由EPLD对TMS320C6416的信号编码实现。500)this.style.ouseg(this)">2．3．2时钟设计DDS输出的信号的频谱特性在很大程度上取决于参考时钟的频谱特性，参考时钟的一些主要特性如相位噪声、时钟抖动以及频率稳定度都直接地反映在DDS的输出信号上。DDS的时钟电路能否设计达到高稳定、低噪声、精确同步直接影响本系统性能的优劣。AD9852的参考时钟可以采用单端输入或差分输入，由于差分信号可能有效抑制共模噪声和电磁能量外泄，根据AD9852对峰峰值的要求(>400mV)，本

8、设计采用差分LVPECL逻辑。本模块采用40MHz的晶振，经缓冲器CY2305输出三路同步时钟，如图3所示。其中一路接SH853501，将一路LVCMOS时钟变成三路差分LVPECL时钟后，分别传送给三片AD9852，经片上锁相环倍频形成DDS的系统时钟；一路给时序控制模块EPLD，将时钟信号分频后产生三片AD9852的I/O更新时钟；另一路作为同步时钟供给信号处理机。2．4通信模块雷达模拟器与CP机间采用USB通信协议，由S3C44B0X控制USB接口器件ISP1581实现。DSP可以通过控制EPLD给信号处理机发送目标

9、角度信息，也可以利用多通道缓冲串口向处理机传送目标信息。本系统提供了衰减控制接口，由DSP产生相应的衰减控制字，传给锁存器SN75LVC574，控制处理机上的数控衰减器。3相参脉冲雷达动目标信号的模拟本系统中的三片DDS以及控制刷新和工作时序的EPLD采用同一个时钟源，并向信号处理机提供同步时钟输出，因