数电实验箱 时序逻辑

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1、HarbinInstituteofTechnology设计说明书（论文）课程名称：数字电子技术设计题目：时序逻辑电路院系：电气学院班级：设计者：学号：设计时间：2010年12月19日（1）设计要求：试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。（2）设计及仿真过程：以74LS161构成60进制加法计数器为例，设计过程如下：74LS161是十

2、六进制同步加法计数器，具有异步清零和同步置数功能，当清零信号=0时，计数器清零；当清零信号=1、置数信号=0时，输出QAQBQCQD异步清零。（A）清零法：由于74LS161为异步清零，且低电平有效，因此确定其清零的信号为60/16=3余12，因此若要产生清零信号则有高位74LS161的QDQCQBQA满足0011，低位74LS161的QDQCQBQA满足1100，将低位的QDQC和高位的QBQA作为与非门的输入信号加到清零端。则计数器计满后返回0000的状态。仿真电路图如下：由于要求用555定时

3、器设计多谐振荡电路，为同步加法计数器74LS90提供时钟输入信号，555构成的多谐振荡电路电路图如下：其波形如下所示：测得其周期为10.721ms，而理论计算值为T=0.7(RA+2RB)C=0.7×(510kΩ+2×510kΩ)×0.01Uf=10.71ms，通过比较，仿真结果与理论值在误差允许范围内近似相等，将555定时器构成的多谐振荡电路作为同步加法计数器74LS90的时钟输入信号，电路图如下：由于MULTISM软件仿真所显示的速度跟实际相比比较慢，因此实物图中555的电路图应该有所调整，应

4、该改变2管脚所接的电容大小，增加其电容即增加555产生的时钟的周期，为了使方便人眼观察，选择时钟周期为1S左右，因此选取2管脚的电容为1uF，而5管脚所接的电容为0.01uF,计算其周期T=0.7(RA+2RB)C=0.7×(510kΩ+2×510kΩ)×1Uf=1.071s，能够在人的视力范围内看清。实物电路图如下所示：观察数码管的显示，计数器从00开始计时3B结束，满足60进制加法计数器的要求。显示如下：（B）置数法：由于74LS161为同步置数，且低电平有效，因此确定其置数的信号为59/16

5、=3余11，因此若要产生清零信号则有高位74LS161的QDQCQBQA满足0011，低位74LS161的QDQCQBQA满足1011，将低位的QDQC和高位的QBQA作为与非门的输入信号加到清零端。则计数器计满后返回0000的状态。但是由于实验要求只提供一块74LS20与非门，其输入端不足，故设想其他方案。原来由清零法所实现的60进制计数器计数如下：为使计数器的计数满足以下规律:则低位161的清零信号为1001，且在此时产生进位，并且与此同时，产生置数信号；计数器计满的信号为59除以10商5余9

6、，所以计满时对应的高位和低位QDQCQBQA的状态为01011001，电路图如下所示：观察数码管的显示，计数器从00开始计时59结束，满足60进制加法计数器的要求。（3）结论：通过清零法和置数法两种方法设计74LS161构成百以内任意计数置计数器，对两种方法在方案设计、电路难易程度、以及是否便于观察等方面作出分析：方案一：由清零法实现，由于清零是异步清零，所以电路中难免会产生当计数器计满时的多余的信号，该信号仅在极短暂的时间出现，在稳定的循环中不包括该状态，但是仍然会有些安全隐患。清零法对于计满的

7、状态判断比较容易，因此电路方案的设计比较简单，可以迅速设计百以内任意进制计数器的电路,但是该方案存在与非门输入端不够用的情况，导致有些计数制难以实现，而且该方案的缺点在于，不容易观察其进制，其原因在于两位数码管均按照16进制数进行显示，与我们平时所接触的10进制数有些差距，需要将两位16进制数转换成10进制数进行判断。方案二：由置数法实现，由于置数是同步置数所以电路中避免了计数信号计满后短暂出现的瞬间，消除了该种隐患，等到下一个脉冲到来的时候计数器的输出才进行清零操作。同样，该方案存在与非门输入端

8、不够用的情况，导致有些计数制难以实现，同时将该电路做出了修改，改成两位数码管均以10进制进行显示，便于观察其计数置。经过比较，采用方案二置数法进行。便携式实验箱实物图如图所示（右侧电路）：（1）设计题目：试用十进制异步加法计数器74LS90和二4输入与门（74LS21）构成百以内任意进制计数器，并采用LED数码管显示。用555定时器设计多谐振荡电路，为同步加法计数器74LS90提供时钟输入信号。（2）设计及仿真过程：十进制异步加法计数器74LS90又称2/5分频计数器，具有异步清零